64同步时序逻辑电路的设计方法.pptVIP

6.4 同步时序逻辑电路的设计方法 6.4.1 简单同步时序逻辑电路的设计 简单时序逻辑电路：是指用一组驱动方程、状态方程和输出方程完全描述的电路。 设计的一般步骤 一、分析设计要求，找出电路应有的状态转换图或状态转换表 1. 确定输入/输出变量、电路状态数。 2. 定义输入/输出逻辑状态以及每个电路状态的含义，并将电路状态顺序进行编号。 3. 按设计要求实现的逻辑功能画出电路的状态转换图或列出状态转换表。 二、状态化简 若两个电路状态在相同的输入下有相同的输出，并转向同一个次态，则称为等价状态；等价状态可以合并。 三、状态编码 1. 确定触发器数目。2n-1 ? M ? 2n 2. 给每个状态规定一个n位二制代码。 （通常编码的取法、排列顺序都依照一定的规律） 四、从状态转换图或状态转换表画出次态卡诺图，然后求出电路的状态方程，驱动方程和输出方程。 五、根据得到的驱动方程和输出方程画出逻辑图。 六、检查所设计的电路能否自启动。 例：设计一个串行数据检测电路。正常情况下串行的数据不应连续出现3个或3个以上的1。当检测到连续3个或3个以上的1时，要求给出“错误”信号。 一、首先进行逻辑抽象，建立电路的状态转换图 取输入数据为输入变量，用A表示；取检测结果为输出变量，用Y表示； 设电路没有输入1之前状态为S0，输入一个1状态为S1，输入两个1状态为S2，输入3个以上1状态为S3 二、状态化简 等价状态：若两个电路状态在相同的输入下有相同的输出，并且转向同一个次态，则称这两个状态为等价状态。 观察发现：S2、S3是等价状态 三、规定电路状态的编码 取n=2，取Q1Q0的00、01、10为S0、S1、S2 ； 七、检查电路能否自启动 6.5 时序逻辑电路中的竞争—冒险现象 分为两类： * 由组合逻辑电路的竞争—冒险所引起。产生的输出脉冲噪声不仅影响整个电路的输出，还可能使存储电路产生误动作。 * 如果存储电路中触发器的输入信号和时钟信号在状态变化时配合不当，也可能导致触发器误动作。 1．时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，还与电路的原状态有关。因此时序电路中必须含有存储器件。 * S0 S1 S3 S2 1/0 1/0 1/1 0/0 0/0 0/0 1/1 0/0 四、填写次态卡诺图，且化简得到状态方程 五、选用JK触发器，求方程组 六、画逻辑图 能自启动 将无效状态 代入状态方程和输出方程计算，得到 A=1时次态转为10、输出为1；A=0时次态转为00、输出为0。 6.4.2 复杂时序逻辑电路的设计 采用层次化结构设计方法 自顶向下 自底向上 无论哪一种做法，首先都需要将整个电路逐级划分为若干比较简单的、容易实现的功能模块，每个模块实现一定的逻辑功能。 在比较复杂的时序逻辑电路中，通常还必须设计一个控制电路，用来控制这些模块电路按照规定的时序运行。通常把这种含有控制模块的数字电路称为数字系统。 一般用自底向上的方法设计，则用已有的标准化中、小规模集成电路完全可以实现每一个底层模块的功能。 例6.4.3 设计一个简单的电子钟，要求以十进制数显示时、分、秒，并具有时、分、秒校准功能。 解：根据设计要求，首先将电子钟划分为计时电路、显示电路和计时/校准控制电路三个顶级模块。 将计时电路划分为秒计数器、分计数器和时计数器三个下一级模块。 将显示电路划分为秒显示、分显示和时显示三个下一级模块。 补充：移位寄存器型计数器 一般结构： 1D C1 FF1 Q1 1D C1 FF2 Q2 1D C1 FF3 Q3 1D C1 FF4 Q4 反 馈 逻 辑 电 路 D1 CP 反馈函数： D1 = F（Q1，Q2，… Qn） 反馈函数不同，电路循环输出的状态也就不同。 （一）环形计数器 1、电路结构 2、反馈函数 D1 = Qn 1D C1 FF1 Q1 1D C1 FF2 Q2 1D C1 FF3 Q3 1D C1 FF4 Q4 D1 CP 3、状态转换图 0000 1111 1010 0101 (a) (b) (c) (d) (e) (Q1Q2Q3Q4) 若取(a)为有效循环，则(b)—— (e)就为无效循环。 (a)的循环长度为 n=4, (n是触发器的位数） 从状态转换图知，此电路不能自启动。 接入适当的反馈逻辑电路，可以将电路修改为能够自启动的电路（从略）。 1000 0100 0001 0010 1100 0110 1001 0011 1110