基于FPGA%2fCPLD开发用于扩频通信中解扩频方法的设计与探讨.pdfVIP

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2015-07-30 发布于安徽
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基于FPGA%2fCPLD开发用于扩频通信中解扩频方法的设计与探讨.pdf

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／湖北省通信学会2006年学术年会论文集下面以序列检测器的设计为例具体说明。 G=3。dT；序列检测器是时序数字电路中非常常见的设计之 assign硝s吮_D＆产1)?l：0； elkor rst) 一。它的主要功能是：将一个指定的序列从数字码流中识 always@(posedgenegedge 别出来。接下来就以设计“01101”这个序列的检测器为if(!rst) HDL语言的具体应用。设X为数字码begin 例，说明Verilog 流输入，z为检出标记输出，高电平表示“发现指定序列”， state=IDLE；低电平表示“没有发现指定的序列”。设输入的码流为 end else “001101101111011111…”。则其序列检测器的逻辑功能如表1所示。 casex(state) 在时钟2～6中，码流x里出现指定序列“01101”，对应输出IDLE：if(x===0) z在第6个时钟变为高电平“l”，表示发现指定序列 state=A； “01 else 101”。Z输出“l”。同理在第9个时钟对应输出z也为 state=IDLE； “l”。根据这个逻辑功能描述，我们可以分析得出状态转换 A：if【x—1) 图(见图1)。 state=B； else statc=A； B：iffx--一1) state=C； elsestate--F： C：if(x一0) state=D； else state=G； D：if【酽=1) state=E； else state=A； E：if(x—1) statc=C； 1 1 01”按顺序正 else 其中状态A～E表示5位序列“0 state=A；确地出现在码流中。因为输入码流x是随机的，因此可能 F：if(x==O) 会有很多重叠的情况发生。这样在转换图中相应的还要 state=A； else state=B；有状态F和G。设初始状态为IDLE，则有相应的Verilog HDL语言程序如下。 G：if(x==O) module