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第四讲基本逻辑电路设计 2010 年 12 月 1 基本逻辑电路设计 逻辑设计基本概念 基本组合逻辑电路设计 基本时序逻辑电路设计 2 逻辑设计过程 是一个可以用布尔代数 组合逻辑表达式： 定律解释的数学公式。 逻辑门网络： 用来计算或实现 某些布尔函数。 组合逻辑表达是规范的表达式； 逻辑门网络是可实现的网络。 逻辑设计或优化的目标： 找到一个能够实现所需组合逻辑函数的逻辑门网络 3 a ⋅b ⋅c (a +b)⋅c a a b b c c 不是每个函数都能找到与之对应的逻辑门； 用以实现给定函数的各个门网络并不相同。 4 逻辑设计目标 • 功能 • 性能 组合逻辑的传输延迟是决 定时钟速度的主要因素。 直接关系到制造成本的高 • 面积 低，与性能是相互折中的。 • 功耗 影响芯片的选择和系统 的设计。 5 制约逻辑设计优化因素 • 组合逻辑的传输延迟 • 建立时间和保持时间 即高电平变低电 平或低电平变高 • 门延迟和线延迟 电平的转移时间 • 输入偏斜和输出偏斜（skew ） clock clock A 无效 有效 A 有效 无效 建立时间 保持时间 • 工作电压、工作频率、关键路径分析、 功率损耗等 6 高效的可综合设计 设计必须完全适应VHDL综合器的要求 设计必须完全适应VHDL综合器的要求 对硬件编程不同于对软件编程，前者要考虑是否可综 对硬件编程不同于对软件编程，前者要考虑是否可综 合、可实现、可进行多层次仿真 合、可实现、可进行多层次仿真 VHDL 语言是作为电路模型的描述标准和电路行为仿 VHDL 语言