FPGA设计及应用 第三版 作者 褚振勇 第1-3章_ 第2章.pptVIP

2.2.5 中端FPGA器件Arria Ⅱ 　　1．特点 　　Arria Ⅱ GX系列器件的主要特点如下。 　　40 nm低功耗FPGA引擎；自适应逻辑模块(ALM)提供工业界最高逻辑效率；8输入可分割查找表(LUT)；存储器逻辑阵列(MLAB)模块可有效实现小型FIFO。 　　高达350 MHz的高性能数字信号处理(DSP)模块：可配置为9?×?9位、12?×?12位、18?×?18位和36?×?36位全精度乘法器；硬编码加法器、减法器、累加器和求和函数；利用Altera公司的Matlab和DSP Builder软件的全集成设计流程。 　　最大系统带宽：高达16路基于全双工时钟数据恢复(CDR)的收发器，支持速率为155 Mb/s～3.75 Gb/s；对流行的串行协议，包括PCI总线(PIPE)Gen 1、吉比特以太网、快速串行IO、普通公众无线接口(CPRI)、开放式主动基站结构(OBSAI)、SD/HD/3G SDI、XAUI、HiGig/HiGig+?和SONET/SDH；具有专用电路支持其物理层功能。 　　利用一个嵌入式硬IP模块提供的PHY-MAC层、数据链路层和处理层功能作为完整的CPI总线(PIPE)协议解决方案。 　　对高带宽系统接口的优化：高达612个用户I/O引脚分布在12个模块化I/O组，支持宽范围的单端和差分I/O标准；高速LVDS I/O支持串行器/解串行器(SERDES)和动态相位调整(DPA)电路，数据速率范围为150 Mb/s～1 Gb/s。 　　低功耗：结构功耗降低技术专利；在3.125 Gb/s的典型条件下每通道收发器功耗大约是100 mW；功率最优化方法集成到Quartus Ⅱ开发软件中。 　　高级可用性和安全性：并行和串行配置选项；片上串行和差分I/O终端；256位高级加密标准(AES)，针对掉电和非掉电密钥存储对设计文档编程加密；针对处理、串行协议和存储器接口的稳健IP组件；低成本、易上手的开发套件特征化高速中层连接器(HSMC)。 　　2．结构特点 　　Arria Ⅱ GX器件序列包括一个用户定义项设置使成本感测应用软件最优化并且提供宽泛的密度、存储器、嵌入式乘法器、I/O和封装选择。Arria Ⅱ GX器件支持无线、有线、广播、计算机、存储器和军用市场所需的外部存储接口和I/O协议。它们从Stratix Ⅳ器件系列中继承了8输入高级逻辑模块，M9K嵌入式RAM模块和高性能DSP模块，并具有一个成本最优的I/O单元和一个优化速度达到3.75 Gb/s的收发器。 　　Arria Ⅱ GX器件序列支持主动串行(AS)、被动串行(PS)、快速被动并行(FPP)和JTAG配置方案。 　　无需外部控制器的允许，系统就可安全、可靠地进行远程升级，并具有容错性。其具有来自一个远程位置的安全的、可靠的、不需要外部控制的系统升级的差错空闲配置。器件中实现的软逻辑(不论是Nios Ⅱ嵌入式处理器或用户逻辑)可以在远端下载一个新的配置映像，将它存储在配置存储器中，并且指示专用远程系统升级电路开始一个新的配置周期。远程系统升级中的专用电路可以在配置处理过程中和配置完成后进行错误检测，并且可以从错误状态中恢复出来回复到安全配置映像中。专用电路还提供了错误状态信息。 　　Arria Ⅱ GX器件支持JTAG IEEE Std.1149.1和IEEE Std.1149.6规范：IEEE Std.1149.6支持高速串行接口(HSSI)收发器和在交流耦合(AC)收发器通道中执行边界扫描。当器件正常运行时，边界扫描测试(BST)结构提供了测试引脚连接能力而不需要使用物理检测探头和数据捕获功能。图2.5为Arria Ⅱ GX芯片视图。 图2.5 Arria Ⅱ GX芯片视图 　　3．器件性能及选择 　　表2.16～表2.18分别列出了Arria Ⅱ GX器件特性、封装类型、I/O信息和速度等级。 2.3 CPLD 2.3.1 MAX 3000A器件 　　1．特点 　　MAX 3000A系列器件的主要特点如下： 　　基于CMOS EEPROM技术的高性能、低成本可编程逻辑器件； 　　通过内置的IEEE Std.1149.1 JTAG(Joint Test Action Group，联合测试行动组)接口实现3.3 V在线可编程(ISP)，具有高级的引脚锁定功能，兼容IEEE Std.1532标准； 　　内置边界扫描测试(BST)电路，符合IEEE Std.1149.1—1990标准； 　　具有增强型ISP功能： 增强型ISP算法，实现快速编程； 设置ISP_Done比特，保证数据完全下载； 系统编程期间，在I/O引脚上自动设置上拉电阻