数字系统设计EDA版分析报告.ppt

⑤编辑输入波形(输入激励信号)。 QuartusⅡ设计流程 ⑥存盘，并启动仿真 QuartusⅡ设计流程 ⑦观察仿真波形 QuartusⅡ设计流程 5、QuartusII下载: ①打开编程窗和配置文件。首先将实验系统和并口通信线连接好，打开电源。在菜单Tool中选择Programmer，于是弹出如图所示的编程窗。在Mode栏中有4种编程模式可以选择：JTAG， Passive Serial（被动串行配置方式） ， Active Serial和In-Socket。为了直接对FPGA进行配置，在编程窗的编程模式Mode中选JTAG(默认)，并选中打勾下载文件右侧的第一小方框。注意要仔细核对下载文件路径与文件名。如果此文件没有出现或有错，单击左侧“Add File”按钮，手动选择配置文件f_adder.sof。 QuartusⅡ设计流程 5、QuartusII下载: ②设置编程器。若是初次安装的QuartusⅡ,在编程前必须进行编程器选择操作。这里准备选择ByteBlaster MV[LPT1]。单击Hardware Setup按钮可设置下载接口方式，在弹出的Hardware Setup对话框中，选择Hardware settings页，再双击此页中的选项BytcBlaster之后，单击Close按钮，关闭对话框即可。这时应该在编程窗右上显示出编程方式：ByteBlaster [LPT 1]。如果打开下所示的窗口内“Currently selected”右侧显示No Hardware，则必须加入下载方式。即点击Add Hardware钮，在弹出的窗中点击OK，再在窗口中双击BytcBlaster，使“Currently selected”右侧显示BytcBlaster [LPT1]。 QuartusⅡ设计流程 QuartusⅡ设计流程 4、QuartusII下载: ③下载：单击下载标符Start按钮，即进入对目标器件FPGA的配置下载操作。当Progress显示出100%，以及在底部的处理栏中出现“Configuration Succeeded”时，表示编程成功。注意，如果必要，可再次单击Start按钮，直至编程成功。 ④硬件测试：软件下载成功后，测试已完成电路是否符合设计要求。 QuartusⅡ设计流程 模60的计数器设计与实现 建立图形文件：打开Quartus Ⅱ 5.0编辑器，选择File/New命令，在Device Design File选项卡下选择Block Digram /Schematic File，单击OK按钮。 模为60的计数器原理图 QuartusⅡ设计应用举例 最常用的工具菜单： Project（工程）： Assignment（资源分配）： Processing（操作）： Tools（工具）： QuartusⅡ设计说明 关于FPGA/CPLD器件的配置 当在Quartus Ⅱ中完成设计后，就应当将所设计的电路下载到CPLD芯片中，结合用户系统进行统一的调试。CPLD编程下载的方式较多，按计算机的接口可分为： 串口下载（BitBlaster或MasterBlaster） 并口下载（ByteBlaster） USB接口下载（MasterBlaster或APU）等方式。 按器件可分为：CPLD编程（MAX 3000、MAX 5000、MAX 7000、MAX 9000），FPGA下载（FLEX 6000、FLEX 8000、FLEX 10K、ACEX 1K、APEX 20K），存储器编程EPC1、EPC2等。 针对CPLD器件不同的内部结构，Altera公司提供了不同的器件配置方式。Altera可编程逻辑器件的配置可通过编程器、JATG接口在线编程及Altera在线配置三种方式进行。 Altera器件编程的连接硬件包括ByteBlaster并口下载电缆，ByteBlasterMV并口下载电缆，MasterBlaster串行/USB 通信电缆，BitBlaster串口下载电缆。Altera公司提供的EPC1、EPC2、EPC16和EPC1441等PROM配置芯片。 * * * 分四部分完成： 一个八路彩灯花样控制器； 一个四频率输出分频器； 一个四选一控制器； 一个时间选择器。 四选一控制器从分频器选择不同频率的时钟信号输送到彩灯花样控制器，从而达到控制彩灯闪烁速度的快慢，时间选择器控制每种速度维持的时间长短。 * 彩灯电路的设计： (1)四频率输出分频器： 一个输入的时钟信号，对所输入的时钟信号进行2分频、4分频、8分频、16分频，得到四种频率信号。 (2)时间选择器： 时间选择器实际上是两个分频器，其中