c高层建模设计mpeg-4解码soc芯片 design mpeg-4 decoder soc chip using c high-level model.pdfVIP

1．引言 率是soc设计最重要的挑战之一。本文建立的验证环境受限 由运动图像专家组(船EG)制定的订EG_4标准虽然在桌生成测试向量，利用c语言高层模型验证相应RTL代码，大 面系统上的应用已较为广泛，但在嵌入式领域由于处理能 大缩短了验证的过程并提高了验证的质量。 力的限制，相关的实现较少，同时成本和性能还不令人满意 2．MPEG_4解码加速模块的设计 Profile [1][7】[8】，一般仅实现siⅢpleLl级应用。基于嵌入式 2．1 软／硬件协同设计流程 领域的主要解决方案有Ⅲ乜】：1)嵌入式RISc处理器；z)RIsc 评估嵌入式系统上软件性能一般有三种方法叫t评估 和DsP双核；3)具有超长指令字(vLw)体系的专用多媒体处 板、软硬件协同验证和指令集模拟器(Iss)。指令集模拟器采 理器；4)处理器结台多个硬件加速模块，这些方案各有其优 用c语言高层建模，由于抽象层次较高，精度不如前两种方 缺点。出于低成本、低功耗和快速上市时间考虑，本文采用 法，但可以快速建立系统原型，修改方便，利于调试．模拟速 通用RISc处理器结合专用多媒体加速模块的方案，达到控 度较软硬件协同验证环境有lOo-1000倍以上的提高．本文 制型与数据密集型任务问性能的平衡。总体上，该方案能够 在高性能、低功耗、低成本和快速上市时间之间提供很好的 折衷。 模型，其余模型用c语言自建。通过接近硬件实现的标准总 本文实现了一款基于A删架构的s。c芯片。图1是芯片 线接口，可方便地添加IP的c模型。软件代码加载到存储器 中与解码相关的主要功能模块(IP)，其余部分省略，其中多 模型中，由^删Iss解释执行，每次存储器存取将调用总线 媒体加速模块(ⅢA)是A旧A高速总线(衄)中的一个主设 模型。总线模型仲裁主设备模型和内核的总线请求，模拟两 备，用于MPEG_4解码过程中数据密集型的操作部分的硬件 者抢占总线及对从设备访问等操作，并得到执行指令数、周 加速；同时对液晶屏控制模块(LcDc)进行改进，使之支持 期数等各种信息。 Ycbcr图象的直接显示，进一步提升芯片性能。实验表明解 ProfileL3cIF大小素材最多需要130慨z，而 码simple l删礴●曩■*————一 己知产品在解码指标较低情况下一般仍需400删z以上。本 ：T瓦蕊；]。 ∞i：鞋：． 文提出了以c语言为基础的软／硬件协同设计框架．利用 ■i司：f 喊：最：． ARM指令集模拟器建立芯片的高层模型，作为软／硬件协同 § ∞i‘二‘ I 一 设计的环境井作为系统性能评估和设计空间探索的平台， 这一方法将加快软／硬件划分的过程。 —}]：一占一： 巴j’：：一 ， _标准^