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数字电子技术课程设计报告设计名称：数字电子钟姓 名：周大茗学 号: 311109020131 班 级：通信1101指导教师：苏玉娜 日 期： 2014.1.4 一. 设计要求数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。①.采用七段数码管显示，显示范围为00时00分00秒到23时59分59秒；②.要求电路具有时间校正功能；③.详细说明设计方案，包括选择元件的依据和原理、参数确定的依据等二、设计原理数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可以实现一天24h的累计。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。其数字电子钟系统框图如下:图 1 数字电子钟系统框图2.1秒信号发生器电路图2.1 秒信号发生器电路秒脉冲发生器主要由555 定时器和一些电阻电容构成，原理是利用555 定时器的特性，通过电容的充放电使VC 在高、低电平之间转换，其中555 定时器的高、低电平的门阀电压分别是2/3VCC 和1/3VCC，当电容器充电使VC 的电压大于2/3VCC 则VC 就为高电平，然而由于回馈作用又会使电容放电，当VC 小于1/3VCC 时，VC 就为低电平，同样由于回馈作用又会使电容充电。通过555 定时器的这一性质就可以通过计算使它充放电的周期刚好为1S，这样就会得到1HZ 的信号。图2.2 555组成的秒脉冲发生器2.2六十进制电路利用2 片74LS90D 芯片连接成一个六十进制电路，电路可从0—59 显示，第一片74LS90D芯片构成10进制计数器，第二片74LS90D 芯片构成6进制计数器；74LS90D具有异步清零功能，在第一片74LS90D构成的十进制计数器中，当第十个脉冲来到时，此时他的四级触发器的状态为“1001”，这时他就会自动清零，同时给第二片74LS90D构成的6进制计数器进一，第六个脉冲进位到来时，此时第二片74LS90D芯片的触发器的状态为“0110”，这时QB,QC 均为高电平，将QB 与RO1 相连，将Ro2 与Qc 相连，就会进行异步清零，如此循环就会构成60进制计数器。六十进制电路图2.3二十四进制电路利用2 片74lS90D 芯片构成24 进制计数器。一片构成二进制计数器，一片构成四进制计数器。由于74LS90D 芯片清零是由两个清零端控制的，所以当第24 个脉冲到来时，第一片74LS90D芯片的Qc 为高电平，第二片74LS90D 芯片的Qb 为高电平，让第一片74LS90D芯片的Qc 与两片芯片的Ro1 相连，让第二片74LS90D 芯片的QB 与两片芯片的Ro2 相连，当第24个脉冲到来时就会进行异步清零，如此循环就会构成24 进制计数器。二十四进制电路图2.4校正电路 由三个74HC00N与两个电阻组成，校正电路有分校正和时校正两部分。数字钟电路由于秒信号的精确性和稳定性不可能坐到完全准确无误，又因为电路中其它的原因数字钟总会产生走时误差的现象。所以，电路中就应该有校准时间功能的电路。在这次设计中教时电路用的是一个RS 基本触发器的单刀双置开关，每搬动开关一次产生一个计数脉冲，实现校时功能。三、设计结果与分析整个数字钟由时间计数电路、晶体振荡电路、校正电路、整点报时电路组成。?其中以校正电路代替时间计数电路中的时、分、秒之间的进位，当校时电路处于正常输入信号时，时间计数电路正常计时，但当分校正时，其不会产生向时进位，而分与时的校位是分开的，而校正电路也是一个独立的电路。电路的信号输入由晶振电路产生，并输入各电路。把显示器与CD4511相连，第一次接时，数码管完全没有显示数字，检查后发现是数码管未接地而造成的，接地后发现还是无法正确显示数字，用万用表检测后，发现是因芯片引脚有些接触不良而造成的，所以确认芯片是否接触良好是非常重要的一件事。六进