视频重叠显示方案.doc

基于FPGA的多路视频信号重叠显示 1、系统功能描述 采集两路PAL制式的视频信号和一路VGA信号经过处理后在显示器屏幕上同时以重叠形式显示。 系统主要分为采集模块、解码模块、数据处理模块、存储模块、编码模块和LCD／VGA显示模块，三片解码芯片在FPGA控制下输出8位与CCIR656兼容的YCrCb 4：2：2格式的视频数据，同时还包括行同步HS、场同步VS信号，由于显示终端支持的是标准的RGB格式的数据，所以要对视频解码芯片输出的YCrCb 4：2：2格式数据进行转换，经转换所得的RGB数据配合相应的时序信号，截取要显示的有效的两个640x480个像素，存入两个SRAM1、2中，将SRAM3作为帧缓存器，按显示要求的区域将SRAM1、2数据循环取出，取VGA信号直接存入SRAM3相应地址，最终在LCD ／VGA显示模块的控制下将数据显示在屏幕上。 2、硬件原理 设：输入信号1、2：PAL 640*480 *25f/s，输入3：RGB 1024*768*60f/s。 显示屏分辨率为1024*768 clk时钟，data串行数据，cs片选，adr地址。 Clk adr1 Y data1 CR cs1 CB H V data2 clk1 cs2 adr2 R G data3 B clk3 H V Y PR PB H V clk2 显 addr1 视 示 data3 器 cs1 3、模块功能： 1）、系统时钟计算公式： 　　时钟频率=(行像素数+行消隐点数)×(一场行数+消隐行数)×刷新率 对于标准的VGA接口时序640*480/60f/s，时钟频率 800*525*60=25.175MHZ 本设计中我们用的是1024*768/60f/s,时钟频率为clk2 1344*806*60=64.99MHZ 对应于PAL输入的信号我们用640*480//50f/s，时钟频率clk1 800*525*50=21MHZ 2）、PAL 缓存器SRAM 帧存储控制器主要用来进行有效数据的缓存。视频数据在FPGA控制下乒乓写入两片SRAM。乒乓技术应用的关键在于乒乓切换信号frame的产生，本系统中根据视频解码芯片的奇偶场信号进行计数来产生帧切换frame信号，也就是一个周期切换一次。一个计数周期由一个奇场和一个偶场组成，是一副完整的画面。由于SRAM是一维存储空间，一个地址对应一个数据。所以在写入数据时将每个SRAM的地址空间划分为2段，每一段用来存储一帧图像数据。当frame为1是，FPGA通过计数器的计数截取最终显示所需要的有效的像素点信息按照SRAM的控制时序写入SRAMA，同样当frame为0时，将对应的像素信息写入SRAMB。 一帧 一帧数据 一帧数据 数据 一帧数据 一帧数据 系统加电的同时，3片视频解码芯片同时工作，而两种解码芯片的频率不同，为了保证数据采集的准确性和显示的同步性，系统内生成一个四倍于像素时钟的时钟信号，这样，在一个像素时钟周期，写时钟信号已经过了一个周期，而每个周期分别完成一路图像数据的写过程。 3）、VGA/LCD显示 VGA解码信号直接给VGA编码芯片。拟定两路PAL信号在屏幕的x地址开始的区域并列显示，则开始时由SRAM1读入512点，接着由SRAM2读入512点，合并为显示器的一行显示，循环将SRAM1和SRAM2