计组实验报告--部分.pdfVIP

2、设计报告 2、1 实验方法 本实验要完成的工作主要包括： 1、指令系统的设计 2、利用 VHDL 语言完成实验 CPU 的设计，包括通用寄存器的设计、取值部分设计、指令 译码设计、执行设计、存储器设计、程序包设计和顶层设计设计 3、在 Quatus II 平台上进行仿真，并下载到 TEC-CA 教学实验箱上进行调试。 这三大部分为并行关系，只有在完成上一部分的基础上才能继续进行下一步，而第二大部 分可以同时并行进行。 实验的主要流程图为图 2.1 所示。 包括指令格式设计 指 令系统设计 指令系统设计 分析并确定CPU主要功能模块 分析每 CPU逻辑结构设 条指令的执行过程 数据的流向和控制 计 信号的产生 画出逻辑结构图 利用VHDL语言 进行CPU各组件 实现CPU的VHDL语言 包括 的源代码实验 取指部分instru_fetch、指令译码部分decoder_un it 、执行部分exe_unit 、存储器部分memory_unit 和通用寄存器组fegile.另外 还有一个程序包exe 利用Quartus软 _cpu_components 顶层设计实体exe_cpu 件进行源代码 正确性调试和 仿真 模拟仿真 检查语言的逻辑性和正确 性 通过仿真检查是时序的正确性 将源代码下载 到TEC--CA实验 台上 进行指 进行汇编程 令正确性检测 序格式调试 图 2.1 在指令系统和 CPU 逻辑设计时，主要的方法是先根据老师给的指令要求，确定 CPU 所要实现的功能，根据寄存器等的情况划分指令格式，然后根据功能写出指令，根据不同 指令的特点将它们分组并确定操作码；接下来设想每条指令的执行过程，需要哪些硬件支 持，最后确定整个 CPU 的逻辑结构图。 2、2 总体说明 2.2.1 CPU 组成部件 实验 CPU 由5 部分组成：取指部分 instru_fetch、指令译码部分 decoder_unit、执行部 分 exe_unit、存储器部分 memory_unit 和通用寄存器组 fegile.另外，还有一个程序包 exe_cpu_components，将各底层设计实体作为元件存储，供各设计实体使用。顶层设计实 体 exe_cpu 完成 5 个组成部分的链接。 GR （8 位 4 个寄存器） ALU （8 位），时序节拍发生器timer,AR(8 位) IR （8 位） PC(8 位)、PC(8 位) RAM(8 位)，组合期间T1 T2 T3 。逻辑控制器件controller，地址总 线（8 位），数据总线（8 位）。 2、2、2 整机原理实验图