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基于ＣＰＬＤ的并口数据的采集和存储 　　摘 要：提出了一种利用CPLD实现雷达并口数据的采集和存储的方案。采用单片CPLD完成了以往需要大量外围器件来完成的雷达并口数据收发及存储功能，有效地减少了印制板上功能模块的面积，减少了系统体积，提高了设计效率；同时还利用CPLD中的锁相环倍频系统时钟大大提高系统采集速度。实践证明，基于CPLD的系统设计是灵活、现实且高效的。 　　关键词：CPLD；双口RAM；数据采集；存储 　　中图分类号：TN919文献标识码：B 　　文章编号：1004-373X(2009)05-084-03 　　 　　Collection and Storage of Parallel Data Based on CPLD 　　LIU Caixia,HE Zhanzhuang 　　(Xi′an Micro-electronic Institute,Xi′an,710065,China) 　　Abstract：Using of CPLD to achieve parallel data collection and storage options in radar system is proposed.CPLD takes the place of many peripheral components,complets to send and receive the dates of radar the parallel ports,reduces the area of PCB modules and volume of the system,and improves the designing efficiency,the PLL clock multiplier system in CPLD greatly improved system collection speed.Practice proves that,based on the CPLD,system design is flexible,practical and effective. 　　Keywords：CPLD;dual-port RAM;data collection;storage 　　 　　0 引 言 　　 　　在雷达的控制和数据采集系统中通常采用并行数据总线方式进行控制信号传输和数据交换。在以往的设计中，大量使用中小规模集成电路及分立元件搭建总线数据采集和控制功能模块，不仅占用较大的印制板面积，而且设计工作量大，时序控制复杂，采集速度不理想。 　　将CPLD应用到该系统的设计中可以有效地解决上述问题。CPLD可以实现许多中小规模集成电路的功能，因此可以有效地减少印制板上功能模块的面积，同时减少系统体积。利用 　　CPLD的在线编程和仿真功能可以模拟系统各类信号的时序，大大提高设计效率。 　　 　　1 系统硬件结构 　　 　　为了实现高速数据处理与数据传送，系统采用CPCI总线接口形式。该设计方案为雷达系统提供了两路并行数据总线接口。其中一路并口由CPLD控制，将存储空间中系统已经准备好的数据发送给雷达；另一路用于接收雷达传回的回波信号，并由CPLD控制放到存储空间中去。系统设计框图如图1所示。 　　1.1 CPCI总线接口 　　CPCI总线接口兼顾了PCI总线的高速度，同时丢弃了金手指式互连方式，而改用2 mm密度的针孔连接器，提高了系统的可靠性，增强了负载能力。在工业领域已经得到广泛应用。 　　 　　总线接口电路采用PLX公司的高性能接口芯片PCI9054。它采用了先进的PLX数据管道结构技术，是32 b，33 MHz的PCI总线控制器。其主要特性如下： 　　支持主/从两种访问方式，其峰值传输速率可达133 MB/s；提供了2个独立的可编程DMA控制器，每个通道均支持块和分散/集中的DMA方式；局部总线速率高达50 MHz，局部总线的时钟可以由外部提供，且该时钟可以与PCI的时钟同步；内部有6种可编程的FIFO，以实现零等待突发传输及局部总线和PCI总线之间的异步操作。 　　系统启动的时候，在系统配置的周期内，PCI9054从配置E2PROM中读入配置信息完成初始化。这里采用NS93CS56完成对PCI9054的初始化配置。 　　1.2 可编程逻辑器件 　　可编程逻辑器件选用ALTERA公司的EP1C3，其型号为Cyclone系列的产品，具有内部逻辑分析功能。在JTAG方式下，通过下载电缆即可观察到各个IO引脚及内部各个寄存器中的数据，调试十分方便。 　　1.3 存储器 　　本系统中采用双口RAM作为PCI总线和并口数据存储和交换的媒介。考虑到用于并口交换的数据量较大，因此