Verilog HDL语言编写的基于EDA的多功能出租车计费器[精品].doc

桂林电子科技大学信息科技学院 《EDA技术及应用》实训报告 学 号: 1052400205 姓 名 唐超 指导教师：覃琴 2012 年 4 月 19 日 目录 1 系统设计 3 1.1设计要求 3 1.1.1 设计任务 3 1.1.2 性能指标要求 3 1.2 设计思路及设计框图 4 1.2.1设计思路 4 1.2.2总体设计框图 4 2 各个模块程序的设计 4 2.1总计程器模块 5 2.2车载模块设计 5 2.3万年历模块 9 2.4选择显示与分频模块 11 3 调试过程 12 4 功能测试 12 4.1 测试仪器与设备 13 4.2 性能指标测试 13 5 实训心得体会 13 6 参考文献 13 实训题目：出租车计费设计 1 系统设计 设计要求 1.1.1 设计任务 Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。 随着出租车行业的发展，对出租车计费器的要求也越来越高，用户不仅要求计费器性能稳定计费准确，而且要求在乘坐出租车时，显示起步价、行车里程二部分，由自动计费器自动记录。安装在与汽车轮相连接的传感器在汽车行进时向自动计费器发送脉冲信号，在一定的公里数内，按起步价计费；超过这一里程后，自动计费器按里程计费；超过一定费用后，则则增加里程费用 1.1.2 性能指标要求 ① 用EDA实训仪的I/O设备和PLD芯片实现出租车计费器的设计。 ② 出租车起步开始计程和计费，计程系统按实际公里数计程，计费系统首先显示起步价（如7.0），车行驶2km以内，只收起步价7元。 ③ 出租车行驶超过2km后，按每公里1.6元在7.0元的基础上增加。 ④ 出租车行驶超过10km后（或超过20元路费），每公里加收50％的车费，即车费变为每公里2.4元。 ⑤ 出租车达到目的地后，（用一个按钮）计程和计费数据清零，为下一次计费开始。 1.2 设计思路及设计框图 1.2.1设计思路 我的设计思路是，车的状态由传感器传回来当作控制信号，用控制信号来控制计算里程和车费模块，的数据一起送到动态扫描模块，由片选信号控制哪部分译码模块输出的数据用数码管显示。 当车启动后，计算里程和车费模块就开始计数，起步价为7.00元，并在车行Km后按.60元/Km计费，，每公里回收50%的车费，车停止和暂停时不计费；然后将里程和车费送到动态显示模块动态显示，最后显示在七段数码管上，动态显示的时间间隔为秒钟。 2 各个模块程序的设计 2.1总计程器模块 这个是一个总的模块,它是由主要万年历模块、车载模块和选择显示构成，从而做到数码管动态和手动选择显示年月日、时分秒、车费和车程以及各种状态显示灯。下面就给大家分模块介绍程序。 2.2车载模块设计 这个模块是由很多小模块组成,共同实现车程和车费及相关状态的显示。共分为调档模块、计算模块、显示费用模块、紧急情况模块、转向灯模块、载客显示模块。下面就分模块介绍： 调档模块 这个模块的主要作用是用于调节车速d1、d2是有来选择脉冲的,他能显示00,01,10,11四种状态来选择不同的时间脉冲,在d1、d2等于00时ting=0，表示车子未开动，而其他d1、d2为01.10.11时ting=1,车子开动。s2,s3是速度状态显示灯,根据不同的来显示不同颜色的灯。clk是输出脉冲，clkn是输入脉冲。 计算模块 module jisuan(stop,clk,ting,chefei,lucheng); input clk,stop,ting; output reg[19:0] lucheng; output reg[19:0] chefei; always @(posedge clk) begin if(stop==0) egin chefei=0;lucheng=0;end else begin if(ting==1) begin lucheng[7:4]=lucheng[7:4]+2;lucheng[3:0]=lucheng[3:0]+5; if(lucheng[3:0]==ha) begin lucheng