ch06 时序逻辑电路.pptVIP

作业 P321 6.2.2 、6.2.6 作业 P323 6.3.1、 6.3.3 二—五—十进制异步加法计数器74290 结论: 计数器不仅可以计数也可作为分频器。 ① 工作原理 异步二进制计数器各触发器不是同时翻转，而是逐级脉动翻转实现计数进位的，所以又称纹波计数器。 如考虑每个触发器都有1tpd的延时，电路会出现什么问题？ 异步计数脉冲的最小周期 TCP（min）=n tpd。（n为位数） 0111 1000 0110 0100 0000 ②典型集成电路 74HC/HCT393的逻辑符号 中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25℃工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。 Q0在每个CP都翻转一次 Q1仅在Q0=1后的下一个CP到来时翻转 FF0可采用T=1的T触发器 FF1可采用T= Q0的T触发器 Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转 FF2可采用T= Q0Q1的T触发器 Q2仅在Q0=Q1=1后的下一个CP到来时翻转 FF3可采用T= Q0Q1Q2的T触发器 4位二进制计数器状态表 0 0 0 0 0 16 1 1 1 1 1 15 0 0 1 1 1 14 0 1 0 1 1 13 0 0 0 1 1 12 0 1 1 0 1 11 0 0 1 0 1 10 0 1 0 0 1 9 0 0 0 0 1 8 0 1 1 1 0 7 0 0 1 1 0 6 0 1 0 1 0 5 0 0 0 1 0 4 0 1 1 0 0 3 0 0 1 0 0 2 0 1 0 0 0 1 0 0 0 0 0 0 Q0 Q1 Q2 Q3 进位输出 电路状态 计数顺序 (2)二进制同步加计数器 ① 工作原理 4位二进制同步加计数器逻辑图 CE=0 保持不变 CE=1 计数 由D触发器和同或门构成T触发器 4位二进制同步加计数器时序图 同步计数器中各触发器的延迟时间相同，均为1tpd ②典型集成计数器74LVC161 2选1数据选择器 T触发器 同步计数、同步置数、异步清零 5、画出完整的状态图，检查所设计的计数器能否自启动. 0/ 0 0/ 0 0/ 0 0/ 0 1 / 0 1 / 0 1 / 1 100 001 011 010 000 0/ 0 1 / 0 101 111 110 1 /1 1 /1 0/ 0 0/ 0 0/ 0 1 / 1 1 / 1 状态表化简注意事项 E/0 F/1 G E/0 G/1 F C/0 E/1 E A/0 E/1 D A/0 D/0 C C/0 E/1 B C/0 B/0 A A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 状态表化简注意事项 （1）次态相同及输出相同：如B、E等价。 B/0 F/1 G B/0 G/1 F A/0 B/1 D A/0 D/0 C C/0 B/1 B C/0 B/0 A A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 状态表化简注意事项 （2）次态交错等价：如F、G交错等价。 B/0 F/1 F A/0 B/1 D A/0 D/0 C C/0 B/1 B C/0 B/0 A A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 状态表化简注意事项 (3)次态互为隐含条件：如B、D等价取决于A、C等价，称A、C等价是B、D等价的隐含条件；同理，B、D等价是A、C等价的隐含条件。 B/0 F/1 F A/0 B/1 B A/0 B/0 A A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 注意：输出相同是等价的必要条件。 6.4 异步时序逻辑电路的分析 一. 异步时序逻辑电路的分析方法： 分析步骤: 3.确定电路的逻辑功能。 2.列出状态转换表或画出状态图和波形图； 1. 写出下列各逻辑方程式： b)触发器的激励方程； c)输出方程 d)状态方程 a)时钟方程 D触发器 JK触发器 （1）分析状态转换时必须考虑各触发器的时钟信号作用情况 有作用，则令cpn=1；否则cpn=0（cpn不是逻辑变量） 根据激励信号确定那些cpn=1的触发器的次态，cpn=0的触发 器则保持原有状态不变。 （2）每一次状态转换必须从输入信号所能触发的第一个触发器开始逐级确定 （3）每一次状态转换都有一定的时间延迟 同步时序电路的所有触发器是同时转换状态的，与之不同，异步时序电路各个