VHDL基础讲解.pptVIP

端口模式有以下几种类型：（方框代表一个设计实体） in out buffer inout 4.3.1 顺序语句 顺序语句只能出现在进程(Process)和子程序（函数和过程）中。在VHDL中，一个进程是由一系列顺序语句构成的，在同一设计实体中，所有的进程是并行执行的。然而任一给定的时刻内，在每一个进程内，只能执行一条顺序语句。VHDL有如下六类基本顺序语句：赋值语句、转向控制语句、等待语句、子程序调用语句、返回语句和空操作语句。 1. 顺序赋值语句 顺序赋值语句的功能就是将一个值或一个表达式的运算结果传递给某一数据对象，如信号或变量，或由此组成的数组。VHDL设计实体内的数据传递以及对端口界面外部数据的读/写都必须通过赋值语句的运行来实现。 顺序赋值语句包括信号赋值语句和变量赋值语句。 变量:= 赋值源； 信号= 赋值源； 在信号赋值中，需要注意的是，当在同一进程中，同一信号赋值目标有多个赋值源时，信号赋值目标获得的是最后一个赋值源的赋值，其前面相同的赋值目标则不作任何变化。 2. IF语句 4.3.2 并行语句 相对于传统的软件描述语言，并行语句结构是最具VHDL特色的。在VHDL中，并行语句具有多种语句格式，各种并行语句在结构体中的执行是同步进行的，或者说是并行运行的，其执行方式与书写的顺序无关。在执行中，并行语句之间可以有信息往来，也可以是相互独立、互不相关的。 1. 并行信号赋值语句 并行信号赋值语句有三种形式：简单信号赋值语句、条件信号赋值语句和选择信号赋值语句。 这三种信号赋值语句的共同点是：赋值目标必须都是信号，所有赋值语句与其他并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序和是否在块语句中没有关系。 2. 进程语句 【例】全加器的VHDL描述 if(j=‘0’ and k=‘1’) then q_s=‘0’； qb_s=‘1’； elsif (j=‘1’ and k=‘0’) then q_s=‘1’； qb_s=‘0’； elsif (j=‘1’ and k=‘1’) then q_s=not q_s； qb_s=not qb_s； end if； end if ； q=q_s； qb=qb_s； end process； end architecture art； 2. 同步复位的D触发器 library ieee； use ieee.std_logic_1164.all； entity syndcfq is port(d， clk，reset：in std_logic； q：out std_logic)； end entity syndcfq； architecture art of syndcfq is begin process(clk) is begin if(clkevent and clk=‘1’) then if(reset=‘0’) then q=‘0’; --时钟边沿到来且有复位信号，触发器被复位 else q=d； end if； end if； end process； end architecture art； 3. 异步复位/置位的D触发器 library ieee； use ieee.std_logic_1164.all； entity asyndcfq is port(clk，d，preset，clr：in std_logic； q：out std_logic)； end entity asyndcfq； architecture art of asyndcfq is begin process(clk，preset，clr) is begin if(preset=1) then --置位信号为1，则触发器被置位 q=1； elsif(clr=1) then --复位信号为1，则触发器被复位 q=0； elsif(clkevent and clk=‘1