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基于NiosIISDH性能告警处理平台及实现 　　摘要:针对系统对于SDH性能告警处理方面的需求,利用Altera低成本的FPGA开发设计了基于NiosII嵌入式CPU的处理平台,利用SOPC Builder创建了NiosII SoC硬件系统,开发了嵌入式软件,从而实现对外围ASIC芯片的配置和性能告警处理算法。 　　关键词:SDH,FPGA,NiosII 　　 　　Design and Implementation of SDH Performance 　　Alarm Platform Based on NiosII 　　 　　WANG Jiang-yan,TANG Ning,WANG Xiao-gang 　　 (Common Competence Center, Alcatel-Lucent Shanghai Bell Co., Ltd. shanghai 201206,China) 　　 　　Abstract:To meet the requirement of SDH performance alarm processing,a platform based on NiosII was designed by using low cost Altera FPGA. The hardware system of NiosII SoC was created by using SOPC Builder. The configuration of external ASICs and the processing of performance alarm were implemented in NiosII Embedded software. 　　Key Words: SDH, FPGA,NiosII 　　 　　1前言 　　 　　随着新的数据业务快速涌现,网络IP化是大势所趋,传输网络也开始转型。运营商需要升级传输网络以求更好地服务于终端用户;设备商需要提供SDH和以太网服务共存的解决方案,来满足新的高速数据业务。Alcatel-Lucent 1850TSS设备支持多种业务接口和网络接口,支持灵活汇聚传送任意比例的TDM业务与数据业务,支持以太网、SDH/SONET交换,支持以太网、SDH/SONET OAM等等先进特性。同时,灵活的配置和完备的OAM特性,对实时管理软件的性能提出了很高的要求。 　　由于SDH协议中所定义的开销、告警很多,如果完全依赖系统软件来完成配置管理,将占用大量的系统CPU处理时间;而如果用FPGA逻辑资源实现的话,对FPGA的逻辑资源提出了较高的要求,从而增加系统成本,而且配置的灵活性受到限制。 　　以Alcatel-Lucent 1850TSS的PORT盘为例,PORT盘不仅需要处理SDH/SONET高阶和低阶的开销告警;还需要处理最高可配置成4×84路支路单元的性能告警。对于性能告警不仅需要统计一秒内的缺陷数,还需要根据系统配置监控1分钟、15分钟或者1小时内的缺陷数,以产生或者清除系统失败的状态。如果用FPGA的内部逻辑来完成这些功能的话,需要占用FPGA大量的寄存器和Memory资源。 　　在综合分析系统需求之后,我们在PORT盘上利用一块低成本的FPGA设计了一种基于NiosII的处理??案。将CPU对PORT盘告警的处理转移到NiosII处理器中完成,同时将CPU对PORT盘上ASIC芯片的配置功能也放在NiosII软件完成,极大地提高了PORT盘系统方案的灵活性和系统CPU的处理性能。 　　 　　2系统描述 　　 　　PORT盘的硬件结构主要功能模块如图1所示。它主要由一块FPGA和两块ASIC芯片――SDH Mapper、LIU构成。FPGA和SDH Mapper通过MCU接口相连,提供寄存器的读/写信号;和LIU通过SPI接口相连,提供对LIU的配置和告警的提取。ISPB BUS通过背板接收系统命令,两组38M数据总线是SDH数据的收发总线,经过FPGA进行时钟转换后送给SDH Mapper芯片。两块ASIC芯片则完成对SDH数据的解析,并产生相应的告警信息。NiosII 处理器通过FPGA与ASIC芯片的接口采集告警信息。根据性能告警协议,我们开发了基于NiosII的嵌入程序软件对采集到的告警信息进行处理,存储在寄存器中供上层软件调用。 　　 　　3FPGA设计实现 　　 　　本设计采用Altera Cyclone II 2C20F484 FPGA实现。Cyclone II系列FPGA采用TSMC 90nm低k绝缘工艺,具有完备的性能和极低的功耗,支持NiosII系列32位RISC嵌入式处理器,成本也比较低。利用Quartu