一种2.1声道3d环绕立体声d类音频功放-2.1 - channel 3d surround sound class d audio power amplifier.docxVIP

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一种2.1声道3d环绕立体声d类音频功放-2.1 - channel 3d surround sound class d audio power amplifier

摘要 摘要 摘要 D 类音频功放由于其小体积、高效率、高线性度等优点而广泛应用于 MP3、 手机、笔记本电脑、平板电脑、平板电视等消费电子设备,所以高效率 D 类音频 功放芯片设计一直是国内外产业界和学术界的研究热点之一。 论文分析了 D 类音频功率放大器的工作原理和关键技术,设计了一种 2.1 声 道+3D 环绕立体声低失真、低 EMI、免滤波器的 D 类音频功率放大器,包括左声 道、右声道和重低音声道。该电路的主要技术是:PWM 调制技术实现高效率转换; 立体声音效增强技术,增强了立体声效果;单环路反馈技术,提高了电路的电源 抑制特性、降低了失真;双路反宽脉冲调制技术,降低输出管的纹波电流,提高 效率,省掉负载端的滤波器;全 H 桥输出技术,增加了输出信号摆幅。该电路还 集成了过温保护、过流保护、欠压保护等功能,提高了电路的适应能力,延长了 工作寿命。 芯片采用Smic 0.35μm 5V CMOS工艺,在Cadence软件平台完成了电路设计及 仿真、版图设计及验证等工作。在Cadence中的仿真表明:当芯片工作在普通模式 (非 3D增强模式)下时,左/右声道在 5V工作电压、接 4?负载情况、输入 1KHz 信号情况下,输出信号的THD=0.13%时,输出功率达到 2.4W,效率达到 90.7%。 当芯片工作在 3D增强模式下时,左右两个声道立体声增强度为 21.3dB。重低音通 道在 5V工作电压、接 2?负载、输入 300Hz信号、输出功率为 2.6W的情况下 THD=0.43%,效率达到 87%。左右声道的最大输出功率可以达到 3W,重低音通 道最大输出功率可以达到 5W。芯片版图面积为 2.45×2.24mm2。 关键词:D 类音频功放 立体声 PWM 调制 多声道 CMOS Abstract Abstract Abstract As Class-D amplifiers have the advantages of small volume,high efficiency and high linearity ,they have been widely used in low-power applications area such as MP3,mobile phones,laptop computers and so on,which are portable,and battery driven. Upon the analysis of the basic principle and the design factors of the Class-D audio power amplifiers, a 2.1 channel +3D stereo Class-D audio power amplifier is designed, with the characteristics of low THD,low EMI and filter-less.The key technologies of the design are as follows:PWM modulation;3D stereo enhancement function to enhance the 3D effect;aingle-loop feedback circuit is proposed to drop the nonlinearity and improve the power supply rejection;a dual anti-width modulation technique is used to low the ripple current of outputs, resulting in a better efficiency and the elimination of the output filter;the H-bridge configuration is employed to double the output voltage swing.Additionally,over temperature protection,short circuit protection and under voltage lock circuit are integrated in the chip to prolong the chip lifespan. The circuit is designed on Smic 0.35μm 5V CMOS process and simulated in Cadence.Cadence simulation results indicat that

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