(16位微机原理及接口技术)第二章微处理器结构.ppt

表2-4 复位后各引脚的状态 INTA：它是CPU输出的中断响应信号，是CPU对外部输入的INTR中断请求信号的响应。在响应中断过程中，由INTA引出端送出两个负脉冲，可用作外部中断源的中断向量码的读选通信号。 HOLD：它是高电平有效的输入信号，用于向CPU提出保持请求。当某一部件要占用系统总线时，可通过这条输入线向CPU提出请求。 HLDA：这是CPU对HOLD请求的响应信号，是高电平有效的输出信号。当CPU收到有效的HOLD信号后，就会对其作出响应：一方面使CPU的所有三态输出的地址信号、数据信号和相应的控制信号变为高阻状态（浮动状态）；同时还输出一个有效的HLDA，表示处理器现在已放弃对总线的控制。当CPU检测到HOLD信号变低后，就立即使HLDA变低，同时恢复对总线的控制。 SSO：这是一条状态输出线。它与IO/M和DT/R信号一起决定最小模式下现行总线周期的状态。它们的不同电平所表示的处理器操作情况如表2-5所示。  CLK：这是时钟信号输入端。由它提供CPU和总线控制器的定时信号。8088的标准时钟频率为5 MHz。  VCC：它是5 V电源输入引脚。  GND：它是接地端。 2.2.2 最大模式下的引线 当MN/MX为低电平时，8088 CPU工作在最大模式之下。此时，除引线24~34之外，其他引线与最小模式完全相同。 S2、S1、S0：这是最大模式下由8088 CPU经三态门输出的状态信号。这些状态信号加到Intel公司同时提供的总线控制器（8288）上， 可以产生系统总线所需要的各种控制信号。S2、S1、S0的状态编码表示某时刻8088 CPU的状态， 其编码如表2-6所示。 从表2-6可以看到，当8088 CPU进行不同操作时，其输出的S2~S0的状态是不一样的。因此，可以简单地理解为8288对这些状态进行译码，产生相应的控制信号。  在后面可以看到，8288总线控制器利用S2~S0为我们构成系统总线提供了足够的控制信号。   RQ/GT0、RQ/GT1：它们是总线请求允许引脚。每一个引脚都具有双向功能，即既是总线请求输入也是总线响应输出。但是RQ/GT0比RQ/GT1具有更高的优先权。这些引脚内部都有上拉电阻，所以在不使用时可以悬空。正常使用时的工作顺序大致如下： ① 由其他的总线控制设备产生一个宽度为一个时钟周期的负向总线请求脉冲，将它送给RQ/GT引脚，相当于HOLD信号。 ② CPU检测到这个请求信号后，在下一个T4或T1期间，在同一个引脚输出宽度为一个时钟周期的负向脉冲给请求总线的设备，作为总线响应信号，相当于HLDA信号。这样从下一个时钟周期开始，CPU就释放总线。  ③ 总线请求设备在对总线操作结束后，再产生一个宽度为一个时钟周期的负向脉冲，通过该引脚送给CPU，它表示总线请求已结束。CPU检测到该结束信号后，从下一个时钟周期开始又控制了总线，继续执行刚才因其他总线设备请求总线而暂停的操作。 LOCK：它是一个总线封锁信号，低电平有效。该信号有效时，别的总线控制设备的总线请求信号将被封锁,不能获得对系统总线的控制。LOCK信号由前缀指令“LOCK”使其有效， 直至下一条指令执行完毕。  QS1、QS0：它是CPU输出的队列状态信号。根据该状态信号输出， 从外部可以跟踪CPU内部的指令队列。QS1、QS0的编码如表2-7所示。队列状态在CLK周期期间有效。 表2-7 QS1、QS0的状态编码 HIGH：在最大模式时始终为高电平输出。  如上所述，引脚24~31及引脚33~34随着不同模式有不同的定义， 而RD信号线不再使用。 2.2.3 存储器寻址 1. 由段寄存器、 段偏移地址确定物理地址 在本节开始我们已经提到，8088可以具有1 MB的内存空间， 可是内部寄存器只有16位，很显然，不采取特殊措施，是不能寻址1 MB存储空间的。为此，我们引入了分段的概念。每个段具有64 KB的存储空间。该段内的物理地址由16位的段寄存器内容和16位的地址偏移量来确定。如图2-6所示，20位的物理地址是这样产生的： 图2-6 8088 CPU 存储器管理中的地址转换 物理地址=段寄存器的内容×16+偏移地址 段寄存器的内容×16（相当于左移4位）变为20位，再在低端16位上加上16位的偏移地址（也叫做有效地址），便可得到20位的物