基于EDA数字抢答器设计.docVIP

基于EDA数字抢答器设计 　　摘要： 为满足多输入、多功能抢答器的特殊需求，采用EDA设计方法，设计了四路输入抢答器。本文以现场可编程逻辑器件（FPGA）为设计载体，以硬件描述语言VHDL为主要表达方式，以quartusⅡ开发软件为设计工具设计的电子抢答器，具有抢答鉴别与锁存功能以及60秒答题限时功能、对抢答犯规的小组进行警告和对各抢答小组进行相应的成绩加减操作等功能。 　　关键词：EDA 抢答器 可编程逻辑器件 VHDL 　　中图分类号：TP29 文献标识码：A 文章编号：1007-9416（2015）03-0146-02 　　1 引言 　　抢答器的发展就是人类社会进步和科学发展的标志之一。抢答器是一种应用非常广泛的电子电气设备，在各种抢答场合、竞赛中，它能迅速客观地分辨出最先获得发言权的选手以及实现设定发言时间、记录分数等功能。早期的抢答器只由几个三极管、可控硅、发光管等组成，能通过发光管的指示辨认出选手号码。现在大多数抢答器均使用单片机和数字集成电路，并增加了许多新功能，如选手号码显示、强大前或抢答后的计时、选手得分显示等功能。 　　然而上述抢答器存在缺陷，电路比较复杂。因为单片机只完成号码处理、计时、数据运算等功能，其它功能如选手号码的识别、译码、计分显示等仍只能通过数字集成电路完成，而且他们之间的排线很困难，硬件部分难度性较大。采用单片机扫描技术识别选手抢按号码时，电路的延迟时间较大。本课题就是为了解决以上问题，设计了基于FPGA的多功能数字竞赛抢答器。 　　2 系统设计 　　基于FPGA的多功能数字竞赛抢答器的系统设计结构框图如图1所示； 　　此设计问题可分为第一信号鉴别锁存模块（抢答犯规模块），加减计分电路模块，答题记时模块和LED扫描显示模块四部分。 　　第一信号鉴别锁存模块的关键是准确判断出第一抢答者并将其锁存，在得到第一信号后将输入端封锁，使其他组的抢答信号无效，可以用触发器或锁存器实现。设置抢答器按钮A、B、C、D，整个竞赛抢答器的总复位信号CLR，主持人允许抢答号EN，扬声器驱动信号JIAO。 　　当EN1=0时，第一信号鉴别锁存电路、答题计时电路复位，此状态下，若有抢答按钮按下，鸣笛示警并显示犯规组别；EN1=1时，开始抢答，由第一信号鉴别锁存电路形成第一抢答信号，LED灯进行组别显示。 　　当EN2=1时，启动答题计时电路，此时为答题者答题环节，计时时间为1分钟（60秒），计时时间到则由扬声器发出响声，此时答题时间到停止答题。 　　计分电路是一个相对独立的模块，采用十进制加/减计数器、数码管数码扫描显示，设置复位信号CLR、加分信号UP、减分信号DOWN，复位信号CLR按一次，所有得分回到起始分（10分），且加减分信号无效；第一信号鉴别锁存电路的输出信号选择进行加减分的组别，每按一次UP，第一抢答组加一分；，每按一次DOWN，第一抢答组减一分。 　　3 软件设计 　　3.1 抢答判别设计流程 　　抢答判别模块设计图如图2所示，在抢答开始之前，主持人会按允许开关EN1。当EN1=1的时候就是抢答开始，此时抢答组别输入为高电平1，其他组别输入低电平为0，对应的LED灯就会输入高电平使其亮；当EN1=0的时候未允许抢答，此时各个抢答组，哪个输入高电平对应的犯规LED等就会输入高电平使其亮，同时还会驱动蜂鸣器使其输出噪音。 　　3.2 答题计时模块设计流程 　　答题定时模块设计流程图如图3所示。设定的一个倒计时允许开关EN2=1的时候，参赛组别开始回答主持人提出的问题，问题为60s到计时回答，直到60s时间用完时间显示为0s为止，同时驱动蜂鸣器蜂鸣。当倒计时允许开关关闭即EN2=0时候，数码管显示的时间回归到初始值，此时初始值为60s，等待下一次倒计时的到来。 　　3.3 加减计分模块设计流程图 　　加减计分模块设计流程图4如图所示，在抢答环节过程中各组进行抢答，各组参赛者的抢答成功信号通过系统内部设计的锁存器锁存，抢答成功的组别可以回答主持人提出的问题，通过回答问题的正确性，主持人给相应的组进行加分减分的处理，回答正确主持人按UP开关进行加分计数，回答错误主持人按DOWN开关进行减分计数，最后的各组成绩的累加和通过数码管显示出来。 　　3.4 数码管显示模块流程图 　　数码管显示模块流程图如图5所示，各个参赛组获得分数值都是通过数字信号存储在系统中， 通过加减计分改变其分数值，而且每组的分数都是用8位二进制信号表示的，将各参赛组的8位分为GAO位和DI位各四位二进制信号，分别输入数码管驱动模块，通过38译码器进行位选来显示需要输出的组别，同时将各个组别的GAO和DI经过数码管译码转换成数码管显示，达到驱动数码管显示的目的，通过时钟信号扫描数码管显示出各组的得分