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基于FPGASDRAM控制器 　　摘要：介绍了SDRAM的结构、原理和时序。在此基础上，基于FPGA实现了SDRAM控制器设计，给出了设计的代码结构。在MODELSIM平台上完成了设计的仿真。结果表明，该设计是成功的。 　　关键词：SDRAM； VERILOG； FPGA； 控制器 　　中图分类号：TN911 文献标识码： A 文章编号：1009-3044（2015）05-0241-03 　　The SDRAM Controller Based of FPGA 　　HUI Wei-jun 　　（Yan Cheng Institute of Technology， Yancheng 224051， China） 　　Abstract： The structure， principle and time sequence of SDRAM are introduced in this paper. Based on this， the design of SDRAM controller based on FPGA is realized， the code structure of the design is given as well as. The simulation of the design is completed on the MODELSIM platform. The results shows that the design is successful. 　　Key words： SDRAM； VERILOG； FPGA ； Controller 　　SDRAM即同步动态随机存储器，其价格低、容量大、体积小，是计算机系统的主要组成部分。在实时图像采集处理系统中，考虑到成本性能等因素，主要用SDRAM作为存储设备。SDRAM的控制逻辑复杂，对于不同的存储要求，为了充分利用SDRAM的性能，有必要设计专用的控制器。 　　1 SDRAM的结构 　　SDRAM内部是若干个存储阵列，这样就比较容易做到顺序访问和随机访问。 　　这样的一个阵列叫一个L_BANK。一般的SDRAM芯片取4个这样的L_BANK.。访问存储单元的步骤是：先访问L_BANK，再访问行，最后访问列。以本文使用的hynix的 　　HY56V641260为例，其行地址12BIT，列地址8BIT，存储单元的宽度为16BIT，L_BANK数为4。HY56V641260的容量为4* 1M * 16BIT。 　　2 SDRAM的引脚 　　主要的控制引脚决定了SDRAM的主要操作，这对设计SDRAM的控制器十分重要。如表1所示，为SDRAM引脚名称及引脚组合决定的功能。其中，CS#-为片选信号，RAS#为行选通，CAS#为列选通，WE#写信号。以上信号都是低电平有效，它们的不同组合实现SDRAM的不同功能 。在读写的时候，WE#为低为写，为高位读。 　　功能号表示为：1、无操作；2、选定行；3和4、选定列（同时读/写）；5、突发传输终止；6、预充电；7、刷新；8、模式寄存器加载。 　　3 SDRAM的时序 　　SDRAM的时序分为初始化时序和读写时序，时序的不同阶段对应SDRAM的不同操作。 　　如图2所示，初始化分四个阶段：200us的输入稳定期，4个L-BANK预充电（操作6），8个刷新周期（操作7），模式寄存器加载（操作8）。 其中模式寄存器加载确定SDRAM的读写工作方式。 　　如图3为读写时序图，首先选定行（操作2），过时间tRCD以后，就可以读/写操作（操作4）了，当然，其时要选定列，同时使行无效。 　　由上述时序可以得到，SDRAM控制器主要控制SDRAM实现以下动作： 　　a. 200us的稳定期，执行空操作。 　　b. 所以BANK预充电 　　c. 8个刷新周期 　　d. 寄存器模式加载 　　e. 正常读写 　　4 SDRAM控制器的Verilog实现 　　根据时序，控制器的实现部分主要就分为初始化和读写部分。 　　If （RESET_N==0） begin 　　SA = 0； //地址线 　　BA = 0； //段地址 　　CS_N = 1； //片选 　　RAS_N = 1； //行选通 　　CAS_N = 1； //列选通 　　WE_N = 1； //写使能 　　CKE = 0； end //时钟使能。 　　以上控制信号除了CKE都是低电平有效，所以复位后，控制信号都取高电平，等待初始化指令。接受到初始化指令后，行列都不选通，写使能取高电平，此时初始化开始。 　　系统时钟取125MHZ，初始化时序的四个阶段，由计数器计数控制。第一个阶段为250us的稳定期，对应