TIADC系统时钟失配FMC校准算法及FPGA实现-通信与信息系统专业论文.docxVIP

万方数据 万方数据 摘要 摘 要 模数转换器（Analog-to-Digital Converter，ADC）是现代数字通信系统中至关 重要的一环。随着通信系统对信号带宽要求的提高，ADC 的速度和精度成为通信 系统研究领域关注的焦点。众所周知，ADC 的速度与精度相互制衡，高速和高精 度难两全。分时交替结构 ADC（Time-Interleaved ADC，TIADC）凭借并行处理的 结构在提升 ADC 采样速度方面有很大的优势，因此一直是高速高精度 ADC 研究 领域的热点。然而，由于制造工艺的限制，TIADC 存在着通道间的失配误差（增 益失配，偏置失配，时钟失配），造成 TIADC 的动态性能严重下降。因此，需要 研究 TIADC 的校准技术来补偿失配误差带来的性能上的损失。 本文首先对通道间的失配误差进行了分析，通过数学理论推导了失配误差对 TIADC 性能的影响并建立数学模型。然后针对通道间失配误差中最难处理的时钟 失配误差进行了深入的分析，将时钟失配误差作了泰勒级数展开并近似简化，建 立了一个近似的时钟失配误差模型，接着验证了近似误差模型的有效性。基于近 似误差模型，结合自适应系统理论，研究了一种盲自适应的数字校准算法，通过 MATLAB 对算法进行了仿真，仿真结果表明研究的算法对 TIADC 性能提升有显著 效果。针对盲自适应校准算法本身的不足，本文设计了一种基于测试信号的自适 应校准方法，MATLAB 仿真表明，12bit 400MS/S TIADC 系统校准后信号的有效 精度（ENOB）提升了 5.5bit，无杂散动态范围（SFDR）提升 37dB。 基于 ALTERA 公司的 STRATIX III 系列 FPGA 设计了 4 通道 12bit 400MS/S TIADC 系统的数字校准电路。设计中使用了流水等优化算法，保证了电路的工作 频率达到要求。电路的测试结果表明，本文研究的自适应算法校准后数据的有效 精度（ENOB）提升了 5bit，无杂散动态范围（SFDR）提升了 35dB。 关键词：TIADC，时钟失配，泰勒级数近似，自适应校准，FPGA I ABSTRACT ABSTRACT The analog-to-digital converter (ADC) is a critical component in modern digital communication. However, as communication bandwidths increase, the availability of ADCs with sufficient speed as well as high resolution becomes a concern. As we know, it is difficult to improve the ADC’s speed and accuracy at the same time, we must keep the balance between speed and resolution. Well, Time-Interleaves ADC (TIADC) can improve the speed of sampling rate by its parallel structure, this feature has prompted a great interest in TIADCs. However, due to manufacturing limitations, mismatch errors are created, such as gain mismatch, offset mismatch and time mismatch, which leads to the degradation of TIADC’s performance. So, it is necessary to make a study of calibration technology to compensate the loss of TIADC’s performance. At first, this paper analyzes the effects of channel mismatches on the TIADC’s dynamic performance through deriving mathematical formula. In-depth studies of time mismatch are conducted, a taylor series approximated time mismatch model is established fo