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基于EDA技术的设计数字频率计 　　摘要：现代EDA技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力，而VHDL语言有强大的行为描述能力和多层次的仿真模拟，程序结构规范,设计效率较高，利用VHDL语言和CPLD器件设计数字频率计，具有硬件电路简捷,体积小,设计灵活,性能稳定的优点。 　　关键词：EDA VHDL硬件描述语言 数字频率计 　　 　　0引言 　　 　　EDA（Electronic Design Automation）即电子设计自动化。现代EDA技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力。以VHDL语言为代表的硬件描述语言具有强大的行为描述能力和多层次的仿真模拟，程序结构规范，设计效率较高。 　　VHDL具有支持自顶向下(Top to Down)的设计特点,在顶层进行系统的结构设计,在方框图一级用VHDL对电路的行为进行描述,并仿真和纠错,然后在系统一级进行验证,最后用逻辑综合优化工具生成具体的门级逻辑电路网表,下载到具体的CPLD器件中去。 　　本文利用VHDL语言和CPLD器件设计数字频率计，具有设计灵活，芯片体积小的特点。 　　 　　1、 数字频率计的基本设计原理 　　 　　本文的数字频率计按照计算每秒内待测信号的脉冲个数的原理设计，其原理框图如图1所示。 　　 　　工作过程：脉冲发生器输入1Hz的标准信号，经过测频控制信号发生器2分频后产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量时，将被测信号通过信号整形电路,产生同频率的矩形波,输入计数器作为时钟。当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。最后将锁存的数值译码并在数码管上显示。 　　 　　2、 VHDL的设计实现 　　 　　2.1 设计频率计的核心是设计一个测频控制信号发生器，产生测量频率的控制时序。这里控制信号clk取为1Hz,2分频后就是计数闸门信号testen。当testen为高电平时开始计数，在testen的下降沿，要产生一个锁存信号lock（它是testen取反的值，上跳沿有效）；锁存数据后，还要在下次testen上升沿到来之前产生清零信号clear(上跳沿有效),为下次计数作准备，它滞后lock信号0.5秒。本文设计的频率计测量范围在10kHz以内，测频控制信号发生器各信号之间的时序关系见图2所示。 　　 　　2.2 在VHDL的实现过程中,其顶层的逻辑图如图3所示，由一个测频控制信号发生器TESTCTL,4个有时钟功能的十进制计数器CNT10,一个16位锁存器REG16B组成。 　　 　　在此给出顶层描述的VHDL程序，测频控制模块、计数模块、锁存模块等编写较为简单，限于篇幅略过。 　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; 　　ENTITY plj IS 　　PORT(fsin: IN STD_LOGIC;------待测信号 　　 clk：IN STD_LOGIC; ------1Hz基准时钟 　　 dout: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); --------计数结果 　　END plj; 　　ARCHITECTURE behav OF plj IS 　　SIGNAL testen:STD_LOGIC; ------ 计数器使能信号 　　SIGNAL clear: STD_LOGIC; -------计数器清零信号 　　SIGNAL fig: STD_LOGIC_VECTOR(15 DOWNTO 0); ------计数值 　　BEGIN 　　PROCESS(clk) 　　BEGIN 　　IF clk′event AND clk=′1′ THEN testen=NOT testen; -------对1Hz时钟2分频 　　END IF; 　　END PROCESS; 　　 　　PROCESS (clk, testen) 　　BEGIN 　　IF clk= 0 AND testen = 0 THEN clear= 1 ;---------------产生计数器清零信号 　　ELSE clear= 0 ; 　　END IF; 　　END PROCESS; 　　 　　PROCESS(fsin) 　　BEGIN 　　IF clear=1THEN fig =0000000000000000; 　　ELSIF fsinevent AND fsin=1 THE