R型指令的PU设计.docVIP

杭州电子科技大学计算机学院 实验报告 掌握MIPS R型指令的数据通路设计，掌握指令流和数裾流的控制方法。 掌握完整的单周期CPU顶层模块的设计方法 实验 3.实现MIPS R型指令的功能 目的 ISE Design Suite 14 Digilent Adept Nexys3实验板 /yxc6slxl6-3csg324 白0 晶 Test.CPU (Test.CPU.v)白.0r_cpu-CPU(CPU.v)E 0 fetch /yxc6slxl6-3csg324 白0 晶 Test.CPU (Test.CPU.v) 白.0r_cpu-CPU(CPU.v) E 0 fetch - Fetchjnst (Fetch」 L... q Inst_mem ? Inst_addr register - Registerfile (Re 3 alu - ALU (ALU.v) 0 Test.CPU.ucf 各个模块之间的关系图 顶层模块： module Test CPU (rst, elk, SW, LED); input rst, elk; input [2:0]SW;//选择信号 output reg [7:0]LED; wire ZE, OF; wire [31:0]ALU F; CPU r_cpu (rst, elk, ZF, OP, ALU J7) always?(*) begin case (SW) 3’b000:LED=ALU—F[7:0]; -? -? 1J 1J 3 8 1 ? ? ? 5 3 1 2 rL rL F F I I u u L L A A II D D EE L L ??■? 11 o o 1 o o b b 3 3 3’b011:LED=ALU_E[31:24]; 3’ b100:begin LED[7:2]=0;LED[1]=0F;LED[0]=ZF;end default:LED=0; endcase end endmodule 综合ALU,取指令，寄存器模块的顶层模块 module CPU( input rst, input elk, output ZF, output 0E, output [31:0]F )； reg wri te_reg; wire [31:0]Inst_code; wire [31:0]R_Data_A; wire [31:0]R Data B; reg [2:0]ALU_0P; Eetch_Tnst fetch(rst, elk, Tnst_code); Registerfile register(Inst_code[25:21], lnst_code[20:16], Inst_code[l5:11], writo_reg, F,?elk, rst, R Data A, R Data B); ALU alu(R_Data_A, R_Data_B, F, ALU_0P, ZF, 0E); always?(*) begin write_reg=0; ALU 0P=0; if(Inst code[31:26]==0) begin case(inst code[5:0]) 6b 100000 ilLOlWb 100; 6,bl00010:ALU OP=3’bl01; 6’bl00100:ALU Ol^bOOO; 6’bl00101:AUJ_OP=3’b001; 6’bl00110:ALU_0P=3’b010; 6,bl00111:ALU_0P=3, bOll; 6’bl01011:ALU OP=3’bllO; 6’b000100:ALU_01)T bill; endcase write_reg=l; end end endmodule ALU模块： module ALU (A, B, F, ALU OP, ZF, OF); input [31:0]A, B; input [2:0]ALU OP; output reg ZE, OF; output reg [31:0]F; reg C32; always@(*) begin OF=l’bO; C32=fb0; case(ALU_OP) 3bOOO:F=AB; 3’b001:F=A|B; 3’b010:F=AB; 3’b011:F=?(A|B); 3’bl00:begin {C32, F}=A+B;OF=A[31]B[31]F[31]C32; end 3’bl01:begin {C32, F}=A-B;0F=A[31]AB[31]^F[31]^C32; end 3’bllO: if(AB) F=l； else r=o； 3，blll:F=B?A; endcase if(F==O) ZF=1; else ZF=O; end end