高速LDPC译码器的设计及实现-电子与通信工程专业论文.docxVIP

独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 作者签名： 日期： 2014 年 05 月 22 日 论文使用授权 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 （保密的学位论文在解密后应遵守此规定） 作者签名： 导师签名： 日期：2014 年 05 月 22 日 摘 摘 要 I I 摘 要 分组码和卷积码是两种广泛应用于现代通信系统的信道编码方式，其中线性 分组码是许多编码方案的基础。作为典型的线性分组码，LDPC（Low Density Parity Check code，低密度奇偶校验码）是一种性能逼近 Shannon 限的优秀纠错编/译码 方案，具有极强的纠错和检错能力。同时，基于 LDPC 的编/译码器能够实现高吞 吐率，在工程实践中有很高的应用价值，因而始终是业界研究热点之一。 论文结合实际工程需求，研究了线性分组码及 IEEE 802.16e 协议中 QC-LDPC （Quasi-Cyclic Low-Density Parity-Check）的编/译码原理，并引入双向图表示法。 在对现有主流的多种 LDPC 译码算法进行研究分析后，搭建了包含编码、加噪、 量化及译码功能在内的 LDPC 仿真系统，通过大量仿真对比了各种算法的性能指 标，最终选择归一化最小和译码算法作为实现方案。 论文在利用仿真系统确定译码器各个参数指标的基础上，基于 Xilinx Kintex-7 开发板对译码器进行了 FPGA 硬件实现。整个译码器内核包含校验节点处理模块、 变量节点处理模块及缓冲模块等，为了提高时钟利用率采用优化译码算法的方式， 以两帧码字为单位输入，再按校验矩阵行来分块的部分并行结构同时更新 96 个校 验节点，并且在各模块之间完全流水的结构，通过预设 RAM 读写地址等方式大大 减少了译码拍数。采用各层之间相对移位的方式减少资源消耗，并且在译码器内 核模块前后各加入一个数据缓存模块以保证输入输出数据的连续性。 仿真及实验结果证明，论文设计、实现的 LDPC 译码器工作时钟频率在固定 迭代次数为 8 次的情况下可以达到 250MHz，吞吐率达 750Mbps，能够在获得较好 译码性能的同时将占用的硬件资源控制在合理的范围内，满足项目要求。 关键词：低密度奇偶校验码、高吞吐率、分层译码、现场可编程门阵列 AB ABSTRACT II II ABSTRACT In channel coding theory, there are two different types of code word structures widely used in modern communication systems: the block code and the convolution code. As a typical linear block code, LDPC (Low Density Parity Check code) is a superior performance code, with strong error correction and error detection capabilities approaching Shannon limit. Meanwhile, encoders and decoders based on LDPC is designed to achieve high throughput. Therefore, study on LDPC is of high practical value in engineering and one of the industrys research focus. According to the practical engineering demand,this thesis studies the linear block codes and the encoding and decoding principle of QC-LDPC,which is used for IEEE 802.16e protocol. Then we i