第四章 半导体存储器及其接口.ppt

图4.12 Intel 2716芯片与CPU的连接方法 A0~A10 译 码 器 A11~A15 ≥1 A0~A10 2716 CE M 访问 RD OE DOUT （a） A0~A10 译 码 器 A11~A15 A0~A10 2716 CE OE ≥1 M 访问 RD DOUT （b） A0~A10 译 码 器 A11~A15 A0~A10 2716 CE M 访问 RD OE DOUT （c） 3.接口举例 （1）要求 用2716EPROM芯片为某8位微处理器设计一个16KB的ROM存储器。已知该微处理器地址线为A0～A15，数据线为D0～D7， “允许访存”控制信号为M，读出控制信号为RD。画出EPROM与CPU的连接框图。 （2）分析 (P130) （3）实现 (P130,图4.13) 74LS138 G2A G2B G1 D0 ~ D7 A0 ~ A10 Y0 CPU A11 ~ A13 M O0 ~ O7 2716 (2) OE CE O0 ~ O7 2716 (1) OE CE O0 ~ O7 2716 (3) OE CE +5V +25V VPP VCC +5V GND RD Y1 Y7 … +5V … … 图4.13 EPROM与CPU连接框图 2k 2k 二、SRAM与CPU的接口 常用的SRAM芯片有: Intel公司生产的2114、2128、6116、6264、62256等。 容量:1K×4, 1K×8, 2K×8, 8K×8,…512K×8 现以2114芯片为例对SRAM的芯片特性和接口方法进行介绍。 1.芯片特性 Intel 2114是一种存储容量为1K×4位，存取时间最大为450ns的SRAM芯片。如下图： 2.接口方法 (P131) 3.接口举例 (P132) A5 A0 A2 A1 CS- 1 9 2114 … … 18 10 VCC A9 I/O1 A6 A4 A3 A7 A8 I/O2 I/O3 WE- 符 号 引脚名 A0~A9 地址输入 I/01~I/04 数据输入/输出 CS- 片选 WE- 写允许 VCC、GND 电源、地 采用18引脚封装，其容量为1K×4位，+5V电源。 主要引脚有：10根地址线（A9～A0），4根数据线（I/O4～I/O1），写允许信号和选片信号。 Intel 2114 SRAM 其内部结构如右图所示，主要包括存储矩阵、地址译码器、I/O 控制电路、片选及读/写控制电路等组成。 存储矩阵是数据存储主体，Intel 2114内部共有 4096个存储电路，排成 64×64 的短阵形式。 地址译码器的输入为10根线，采用两级译码方式，其中6根用于行译码， 4根用于列译码。I/O 控制电路分为输入数据控制电路和列I/O电路，用于对信息的输入／输出进行缓冲和控制。 片选及读/写控制电路用于实现对芯片的选择及读／写控制。 ①当器件要进行读操作时，首先输入要读出单元的地址码（A0～A9），并使WE ＝1，则所选存储单元内容（4位）就会通过三态输出缓冲器，送到数据输入输出引脚（I/O0～I/O3）上。 ②当器件要进行写操作时，在I/O0～I/O3端输入要写入的数据，在A0～A9加载地址码，使控制信号WE ＝0，则会完成一次写入操作。 2114 读写操作 NC CIN WE RAS RAS A0 A1 A2 ADD 1 8 2164 DRAM … … 16 9 VSS CAS DOUT A6 A3 A4 A5 A7 引脚排列图 三、DRAM与CPU的接口 1.芯片特性 Intel 2164是一种存储容 量为64K×1位、最大存 取时间为200ns、刷新 时间间隔为2ms的DRAM 芯片。 2.接口方法 DRAM控制器一般由如下部分组成： ① 地址多路开关： 由于要向DRAM芯片分时送出行地址和列地址， 所以必须具有多路开关，把来自CPU的地址变成 行地址和列地址分两次送出。 ② 刷新定时器： 用来定时提供刷新请求。 ③ 刷新地址计数器： 提供刷新的地址，每刷新一行，计数器自动加1，全部行刷新一遍后自动归零，重复刷新过程。 ④ 仲裁电路： 当来自CPU的访问存储器请求和来自刷新定时器的刷新请求同时产生时，对二者的优先权进行裁定。 ⑤ 时序发生器： 提供行地址选通信号RAS、列地址选通信号CAS和写允许信号WE-，以满足对存储器进行访问及对芯片进行刷新的要求。其逻辑框图6.17所示。 CPU