80X86微机原理与接口技术 教学课件 作者 喻宗泉 第1－3章第2章.pptVIP

(3) 8086/8088 CPU第24脚～第31脚在最小方式下和最大方式下工作有不同的控制/状态功能。先叙述最小方式下各引脚的控制功能。 ① INTA：中断响应信号，低电平有效，输出。用于CPU对INTR的响应。INTA信号有两个连续的负脉冲，其中第1个表示CPU允许中断源提出的中断申请；第2个负脉冲让中断类型码放入数据总线，CPU接收到中断类型码，经过计算确定中断服务程序的入口地址，就可以转入为中断源服务。整个中断响应周期内，INTA变为低电平。 ② ALE：地址锁存允许信号，高电平有效，输出。在每一个总线周期的T1时钟周期内由CPU发出正脉冲，表示AD15～AD0和A19/S6～A16/S3上出现的是地址信号，T1下降沿将地址信号锁存入地址锁存器。在T2～T4时钟周期内为低电平，表示AD15～AD0和A19/S6～A16/S3上出现的是数据和状态信号。ALE需要连接地址锁存器的输入控制端。图2-17给出了时钟脉冲、ALE和AD15～AD0的变化时序。 图2-17 地址锁存 ③ DEN：数据允许信号，低电平有效，三态输出。微机系统使用8286/8287作数据总线收发器时，就是总线收发器的控制信号。DEN＝0时表明允许总线收发器发送或接收一个数据，反之不允许发送或接收。在DMA方式下时被浮置为高阻状态。 ④ DT/ R：数据发送/接收信号，高低电平有不同的功能，三态输出。用于控制8286/8287数据传送的方向。DT/ R＝1时表明数据发送有效；DT/ R＝0时表明数据接收有效。在DMA方式下被浮置为高阻状态。 ⑤ M/IO：存储器、I/O端口选择信号，三态输出。对8086，M/IO＝1时CPU访问存储器；M/IO＝0时CPU访问I/O端口。DMA方式时被浮置为高阻状态。8088用M/IO。 ⑥ WR：写允许信号，低电平有效，三态输出。为0时表示CPU在进行写操作，允许数据从CPU进入存储器、I/O端口；为1时表示禁止写。是对存储器进行写操作还是对I/O端口进行写操作，由M/IO控制线决定。在一个写总线周期内，WR在T2、T3、Tw时钟周期内有效。DMA方式时被浮置为高阻状态。 ⑤ M/IO：存储器、I/O端口选择信号，三态输出。对8086，M/IO＝1时CPU访问存储器；M/IO＝0时CPU访问I/O端口。DMA方式时被浮置为高阻状态。8088用/IO。 ⑥ WR：写允许信号，低电平有效，三态输出。为0时表示CPU在进行写操作，允许数据从CPU进入存储器、I/O端口；为1时表示禁止写。是对存储器进行写操作还是对I/O端口进行写操作，由M/IO控制线决定。在一个写总线周期内，WR在T2、T3、Tw时钟周期内有效。DMA方式时被浮置为高阻状态。 ⑦ HLDA：保持响应信号，高电平有效，输出。当HLDA＝1时，表明CPU决定响应其它主模块对使用总线的请求，CPU所有三态门引脚呈高阻状态，让出总线控制权。 ⑧ HOLD：保持请求信号，高电平有效，输入。微机系统其它逻辑部件向CPU提出的要求获得总线控制权的请求信号。为1时表明提出这一申请；为0时表明没有申请。当有申请时，CPU是否允许，由HLDA信号反映。如果CPU决定让出总线控制权，则在当前总线周期执行过程中的T4时钟周期内由HLDA引脚发出响应，提出请求的逻辑部件随之获得了总线的控制和使用。HOLD和HLDA在CPU整个让权过程中始终为高电平。一旦总线请求的逻辑部件使用完毕，将使HOLD和HLDA变为低电平，CPU收到HOLD低电平信号，知该逻辑部件放弃了对总线的控制，将重新占有总线。HOLD和HLDA引脚常和数值数据协处理器8087、I/O协处理器8089连接，用于传送总线请求和总线应答信号。 (4) 最大方式下的控制总线(第24脚～第31脚)各引脚的功能如下。 ① QS1，QS0：指令队列状态信号，输出。它们的组合表示本总线周期之前的一个时钟周期指令队列的状态，以便外部协处理器对8086/8088内部指令队列进行跟踪。QS1、QS0的编码组合如表2-10所示。 表2-10 QS1、QS0组合编码表 ② ：总线周期状态信号，三态输出。表示8086/8088外部总线周期操作类型，如表2-11所示。 连接到总线控制器8288，使8288产生存储器读/写命令，I/O端口读/写命令和中断响应。 表2-11 操作功能表 ③ LOCK：总线优先权锁定信号，低电平