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实验九复杂可编程逻辑器件CPLD的使用 专业年级：测控11级二班 姓名:邓皓天 学号：1107010216 实验目的： 1?掌握利用quartus进行数字电子系统设计开发的基本方法； 掌握CPLD的基本使用方法； 掌握利用CPLD设计数字电了系统的方法。 实验仪器： 计算机,稳压电源,quartus软件,EPM7128硬件实验板 实验内容、原理及步骤： （一）利用EPM7128实现加法器 1?内容：用quartus软件实现全加器的设计、编译和仿真 原理：全加器和半加器的逻辑构成： 半加器:S = A十B = + C = AB = A, ? B,十 C, . =5\?C | 全加器：「 i ° i lG =佔 + （A,十 d）Ct = c, + sQt 7 + q, 故，两个半加器（A., B.-*Sa C“与 Sa、Cij-Sb、Cb）和一个或门（G、Cb-C.）可 组成一个全加器（几、Bn S、Oo 步骤： （1） 新建一个 quartus I程: 启动丄程向导——选择丄程的保存位置——加载已经存在的源文件——选择冃标板元件 （2） 利用原理图输入法创建一个半加器： 新建bdf文件——放置元件——放置I/O 口——标记I/O 口端口的属性——连线（如图1） ——保存原理图——建立默认逻辑图形符号 （3） 利用VHDL创建一个半加器: 新建VHDL文件——输入VHDL源代码——保存VHD文件——建立默认逻辑图形符号 VHDL源代码： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY halfadder2 IS PORT （ a,b : IN bit; s,c : OUT bit）; END halfadder2; ARCHITECTURE behave OF halfadder2 IS BEGIN s=((not a)and b) or (a and not(b)); c=a and b; END behave; （4） 利用两个半加器构成一个全加器：新建bdf文件——加载前面生成的两个半加器模块 —绘制全加器（如图2） ——保存原理图 （5） 对全加器进行逻辑仿真分析：编译工程一一新建仿真波形文件——添加需要仿真的信 选择仿真吋长——为电路输入端口添加激励波形（如图3） ——保存VWF文件 启动仿真，观察结果（如图4） a设置Ai激励b设置Bi激励Tirre 陀2Endlmc |?0 a设置Ai激励 b设置Bi激励 Tirre 陀2 Endlmc |?0 Bae 讥stlcr f an C Qm 冷丄nepww Fenod |2tM jug Q打蹴 [0.0 _ DLrycyciB 凶純 c设置Ci?l激励 图3激励信号设置 （6）将编译好的逻辑下载到目标板：绑定引脚（引脚配査如图5） ——连接实验线路 再次编译工程文件——下载配置文件 （7）观察运行结果：拨动开关K1.K2.K3,观察LED A0.A1的亮灭情况，满足全加器的逻辑关 系。 （-）7段LED数码显示管的动态扫描显示 1?内容：利用动态扫描的方法实现7段LED数码显示管的驱动 2原理: 由时钟输入端口 CLK输入时钟信号，十进制计数器74161对时钟信号计数，输出0000 到1111的二进制码，通过7448详码锁存驱动LED数码管显示。同时74161输出的BCD 码使74138译码输出对应位的低电平。由于存在异步复位控制，74161最大计数为111, 即74161输出的00（）到111依次使74138的SEG0到SEG7循环为低电平（其它位为高电 平），744X相应的译码循环输出（）到7,并驱动LED数码管的0到7八个数字动态扫描显 3.步骤： （1） 设计并编译驱动电路： 新建一个quartus工程，利用原理图设计的方法构建7段LED数码显示管动态扫描驱动 电路（如图6）,保存好工程和源文件后编译一次。 （2） 引脚绑定： 根据表1-1的要求将编译好的信号分配到指定的器件引脚，完成引脚分配后再次编译工 程。 （3） 连接好实验电路： 利用并口延长线将计算机的并口连接到实验板的下载口，将稳压电源调节到5.5V并连 接到实验板的电源端口。 （4） 将配置文件下载到目标板 （5） 观察运行结果: .将实验板J5跳线的Q2O短路，7段数码管扫描变慢。 .将实验板J5跳线跳至Q16,扫描速度加快。 .将实验板J5跳线跳至Q13,此时显示屏的扫描速度非常快，以至于感觉所有的数码管 同时点亮。 表1-1 信号名 分配到管脚 信号名 分配到管脚 SEG0 PIN_79 a PIN 8 SEG1 PIN_81 b PIN_57 SEG2 PIN_84 c PIN_69 SEG3 PIN_85 d PIN_64 SEG