数字逻辑第5章-1.pptVIP

时钟控制RS触发器功能表 时钟控制R－S触发器状态表 时钟控制RS触发器状态图 时钟控制R-S触发器的状态变化是由时钟信号和输入信号共同决定的其中，时钟信号决定触发器状态转换的时刻，输入信号决定触发器转换后的状态。这种触发器状态变化是由时钟信号跳变引起的，称为边沿触发方式触发器。边沿触发方式又分为正沿和负沿两种，正沿是脉冲由低向高的跳变，也叫上升沿；负沿是脉冲由高向低的跳变，也叫下降沿。 由时钟控制R-S触发器的状态表，可得时钟控制R-S触发器次态方程： 其约束条件为RS不同时为1， 即R·S＝0。 3. 主从RS触发器 时钟控制R-S触发器解决了触发器状态变化的定时问题，但由于时钟信号具有一定宽度，在时钟信号作用期间，如果输入信号发生变化，触发器状态会跟着变化，从而在一次时钟信号作用期间，可能引起触发器多次翻转，这种现象称为“空翻”。“空翻”将造成触发器状态的不确定，使系统工作紊乱，这是不允许的。因此，应该避免这种情况发生。解决“空翻”问题的根本途径是改进触发器的电路结构。 主从R-S触发器是由两级时钟控制R-S触发器串联而成，两级触发器的时钟信号相位相反。主触发器是用来接收输入信号，从触发器用来接收主触发器的输出QM和 。从触发器的输入就是主触发器的输出Q和 。主触发器接收输入信号时，从触发器被封锁；从触发器接收主触发器信号时，主触发器被封锁，不能接收输入信号。这样，就保证了触发器在一个时钟周期内只能完成一次翻转过程。 图5.8 主从R-S 触发器逻辑图 5.2.2 D型触发器 时钟控制R-S触发器在时钟信号作用期间，当R、S的输入同时为1时，触发器会出现状态不确定现象，为了解决这个问题，需对时钟控制R-S触发器的电路作相应修改，使R、S端始终处于互补,这样，就形成了只有单输入端的D型触发器. D触发器的逻辑电路图和逻辑符号 D触发器功能表 D触发器的状态方程： Q(n＋1)＝D D触发器激励表 D触发器状态表 D触发器状态图 D触发器依然存在“空翻”现象，实际广泛使用的集成D触发器采用了维持阻塞结构，称为维持阻塞D触发器，其逻辑电路图和逻辑符号如图5.12。 图中， D输入端称为数据输入端，及RD和SD分别称为直接置“0”端和直接置“1”端。 图5.12 维持阻塞D触发器逻辑电路图和逻辑符号 * * * * * * * * * * * * * 时序电路分为两大类：同步时序电路和异步时序电路。 在同步时序电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制。 在异步时序电路中，电路没有统一的时钟信号，各记忆元件也不受同一时钟控制，电路状态的改变是由输入信号引起的。 第5章 同步时序电路 5.1时序机简介 时序机——又称为有限自动机，是从实际中抽象出来的数学模型，是描述时序电路的主要理论工具。 时序机可以描述现实世界中与时间、状态有关的离散时间系统，如日常生活中电话系统、自动售货机、密码锁等。在时序电路中，时序机是一个有力的工具，甚至一台复杂的计算机都可以由时序机来描述。 时序机是一个5元组，表征为 M=（I，O，Q，N，Z） 其中，I为输入有限非空集合；O为输出有限非空集合；Q为时序机状态有限非空集合；N为时序机的次态函数，即；Z为时序机的输出函数，分两种情况： 1. 若，即输出是输入和状态的函数，该时序机称为密勒（Mealy）型时序机。 2. 若，即输出仅仅是状态的函数，该时序机称为莫尔（Moore）型时序机。 5.1.2 时序机的状态表和状态图 状态表和状态图是时序机的两种表述形式。 状态表是用表格的方式来描述时序机的输入与状态转换关系；状态图则是用图解的方式描述上述关系。状态图更加直观，状态表适合于计算机程序化处理。实际上，状态图和状态表是等价的，可以互相转换。下面通过简单的例子来说明状态表和状态图的具体形式。 例1 101序列检测器。 解：该电路有一个输入端X和一个输出端Z。在输入端X加上0/1信号序列，当信号序列中出现“101”时，Z为“l”，否则Z为“0”。例如，在X上加上如下信号序列，则检测器的输出序列应为： X：010101101 Z：000100001 首先假设检测器有一个初始状态A。若输入的第l个信号是“1”，它是“101”序列的第1个元素，应该把这个情况记忆下来，检测器进人状态B，检测器输出为“0”；若输入的第1个信号是“0”，它不是“101”序列的第1个元素，不必把