用语言设计压控振荡器测频率.docVIP

试验五 利用压控振荡器测量电压 一、试验目标 （1）以555定时器为基础设计压控振荡器 （2）设计一个含有以下功效简易频率计。 1. 能够测量压控振荡器产生频率，用4位数码管显示 2.测量结果直接用十进制数值显示 3. 被测信号是压控振荡器产生方波脉冲信号，依据设计压控振荡器确定电压值 4. 含有超量程警告（能够用 LED 灯显示） 二、试验设备和器材 （1）计算机：Quartus Ⅱ 16.0软件； （2）硬件：Cyclone DE0-CV FPGA开发平台、555定时器、电阻、电容、可变电阻 三、利用Multisim搭建仿真电路 四、试验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; -- 计数器 entity cnt10 is port (rst,fx,ena:in std_logic; cout: out std_logic; outy :out std_logic_vector(3 downto 0)); end cnt10; architecture behv of cnt10 is begin process (rst,ena,fx) -- 定义变量 -- =是对信号赋值；而:=是对变量进行赋值 variable cqi :std_logic_vector(3 downto 0); begin -- others =0是对数组cqi全部元素赋值0 if rst=1 then cqi :=(others =0); elsif fxevent and fx=1 then if ena =1 then if cqi 9 then cqi:=cqi+1;cout=0; elsif cqi=9 then cqi :=(others =0); cout=1; end if; elsif ena=0 then cqi:=(others =0); end if; end if; outy =cqi; end process; end behv; -- 4位10进计数器 library ieee; use ieee.std_logic_1164.all; entity cnt10_4 is port(fx,rst,ena,clk:in std_logic; d:out std_logic_vector(15 downto 0); led_a:out std_logic); end entity; architecture one of cnt10_4 is component cnt10 port (rst,fx,ena:in std_logic; cout: out std_logic; outy :out std_logic_vector(3 downto 0)); end component; component led_hehe port( ena,clk:in std_logic; q:out std_logic); end component; signal e:std_logic_vector(3 downto 0); begin -- 整体使用相同rst和ena，fx作为进位使用。 u1:cnt10 port map(fx=fx,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0)); u2:cnt10 port map(fx=e(0),rst=rst,ena=ena,cout=e(1),outy=d(7 downto 4)); u3:cnt10 port map(fx=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8)); u4:cnt10 port map(fx=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12)); u5:led_hehe port map(ena=e(3),clk=clk,q=led_a); end architecture one; -- 16位锁存器 latch=闩 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity latch4 is port