2020第三章逻辑门.pptVIP

漏极开路输出门的“线与”连接 Y ? Y 1 ? Y 2 ? ( AB ) ( CD ) ? ( AB ? CD ) 在使用这种门电路时必需外接一个上拉电阻 R P ， 其值应远小于 T 1 或 T 2 的截止电阻 R OFF ，而又远大于 T 1 和 T 2 的导通电阻 R ON ，以保证输出的高低电平分 别为 V OH =V DD 、 V OL =0 。 21 R P 阻值的计算方法 当输出为高电平 V OH ， 所有 OD 门输出端的 MOS 管全处于截止状态。 为保证输出为高电平， R P 上的压降不能太大，即 R P 阻 值不能太大。 V DD ? ( nI OH ? | I L | R p ? V OH R p ? ( V DD ? V OH ) /( nI OH ? | I L |) ? R p (max) 22 当输出为低电平 V OL 时，只要有一个 OD 门输 出管导通时 ，负载电流 I L 和流过 R P 的电流全部 流过这个 MOS 管。 为保证输出为低电平， I L 不 能太大，即 R P 阻值不能太小。 I L ? ( V DD ? V OL ) / R p ? I OL (max) R p ? ( V DD ? V OL ) /( I OL (max) ? I L ) ? R p (min) 23 《例》计算电路中 OD 门上拉电阻 R P 的取值范围。 已知 V DD =5V ， OD 门 G 1 ～ G 3 输出端 MOS 管截止时漏电流 I OH =5uA ，导通时允许输入最大负载电流 I OL(max) =4mA 。负载 G4 ～ G 7 是四个反相器，它们的高电平输入电流 I IH =1uA , 低电平 输入电流 I IL =-1uA ,( 从输出端流出）。要求输出高、低电平满足 V OH ≥4.4V ， V OL ≤0.2V 。 《解》 R P (max) ? ( V DD ? V OH ) /( nI OH ? | I L |) ? ( 5 ? 4 . 4 ) /( 3 ? 5 ? 10 ? 6 ? 4 ? 10 ? 6 ? ? 36 . 1 k ? R P (min) ? ( V DD ? V OL ) /( I 0 L (max) ? I L ) ? ( 5 ? 0 . 2 ) /( 4 ? 10 ? 3 ? 4 ? 10 ? 6 ) ? ? 1 . 2 k ? R P 的取值范围为 1.2k Ω ～ 36.1k Ω 。 24 利用漏极开路输出门接成总线结构 将三个漏极开路的与非门接到同一条总线上。只要 任何时候 C 1 、 C2 、 C 3 ，当中只有一个为 1 ，就可以在同 一条总线上分时传送 A 1 、 A 2 、 A 3 信号。 漏极开路的输出门换可以很方便的实现电平转移。 25 普通的 CMOS 门电路绝对不允许”线与”连接。 如图所示，当 V IL 输入为 0 ， V IH 输入 为 1 时 ，则 T 3 、 T 4 、 T 5 、 T 6 将导通，此 时，负载电流 I L 将 很大，门电路将被 烧毁。 26 3.2.4 CMOS 电路的静电防护和锁定效应 由于 MOS 管 的 SiO 2 层极薄（约 40 ～ 100nm 范 围），所以当栅极上积累一定数量的电荷后，将 形成很强的电场将氧化层击穿，造成器件损坏。 为此， CMOS 集成电路都设置了输入保护电路。 27 锁定效应 当 CMOS 电路的输入或输出端出现瞬时高压（高于电源 电压 V DD ）时，有可能使电路进入这样一种状态， 即电源至 公共端之间有很大的电流流过，使输入端失去控制作用。 目前在高速 CMOS 集成电路中，通过改进工艺尽量避 免锁定效应，但还是不能全部避免。 28 3.2.5 CMOS 门电路电气特性和参数 1. 直流电气特性和参数 ⑴ 输入高电平 V IH 和输入低电平 V IL 在保证输出电平 基本不变的情况下， 允许输入高、低电平 有一定范围变化。一 般都给出输入高电平 的最小值 V IL(min) 和输 入低电平的最大值 V IH(max) 。 29 ⑵ 输出高电平 V OH 和输出低电平 V OL V OH 和 V OL 同样也各有一个允许的数值范围，同样 也给出输出高电平的最小值 V OH(min) 和输出低电平 的最大值 V OL(max)