[法学]洪第2章 8086CPU结构.pptVIP

第2章 微处理器;2.1 8086微处理器的结构;2.1.1 8086的功能结构; 1. 执行部件 EU——负责执行指令。对指令译码、 分析并发出控制命令，执行算术和逻辑运算。包含：;2. 总线接口部件BIU 负责CPU对存储器和外设进行的信息交换，提供总线地址，将数据和指令存放到目的单元。包含：;2.1.2 8086的寄存器结构 ;通用数据寄存器;数据寄存器用来存放参加运算和运算结果的操作数的，每个寄存器又有它们各自的专用目的： AX——16位累加器，使用频度最高，用于算术、逻辑运算以及与外设传送信息等；AL为8位累加器。 BX——基址寄存器，常用来做基址指针，指向一批连续存放操作数的基地址。 CX——计数器，作为循环和串操作等指令中的隐含计数器。 DX——数据寄存器，用来存放外设端口的16位地址，或双字长数据的高16位。;变址寄存器;段寄存器;标志寄存器;标志的作用;进位标志CF;奇偶标志PF;溢出标志OF;举例如： （AX）=734AH （BX）=5289H 求（AX）+（BX）＝？ 0111 0011 0100 1010 + 0101 0010 1000 1001 ---------------------------------------- 1011 0101 1101 0011 ZF=0 PF=0（低8位） SF=1 CF=0 OF=1 AF=1（低4位）;方向标志DF;2.1.3 8086的工作模式和引脚特性;3. 8086的引脚特性;两种模式利用MN/MX*引脚区别 MN/MX*接高电平为最小模式 MN/MX*接低电平为最大模式 两种组态下的内部操作并没有区别;Vcc 电源输入，向CPU提供＋5V电源 GND 接地，向CPU提供参考地电平 MN/MX* 组态选择，输入 接高电平时，8086引脚工作在最小组态；反之，8086工作在最大组态 ;数据和地址引脚;RESET 复位信号，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作 8086复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H;M/IO* I/O/存储器访问选择，输出、三态 该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址 该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址 ;M/IO*、WR*和RD*是最基本的控制信号 组合后，控制4种基本的总线周期;DEN* 数据允许，输出、三态、低电平有效 表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R* 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） BHE * /S7 高8位数据总线允许/状态 复用引脚（参看表2-3）;READY 存储器或I/O口准备就绪信号 输入、高电平有效 在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚：如果测到高有效，CPU直接进入第4个时钟周期，否则将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。 ;INTR 可屏蔽中断请求和响应引脚） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽;HOLD 总线请求，输入、高电平有效 表示总线请求设备向CPU申请占有总线;“引脚”小结;2、 最大模式下的引脚信号;S2*、S1*、S0*的编码意义;2、最小组式的系统组成（P27）;3、最大组式的系统组成;系统总线信号;74LS373同8282;74LS245同8286;物理存储器是指实际的存储器芯片 存储器内每1个存储单元存放8位2进制树 8086CPU有20条地址线 最大可寻址空间为220＝1MB 物理地址范围从00000H～FFFFFH为地址空间 一个存储单元除具有一个唯一的物理地址编号 1MB的内存分为偶地址和奇地址两个区域。 ;;8086CPU有16位数据线，每次与内存传送的数据为16位（1个字）或8位（1个字节）。字长是16位，数据以字节为单位按地址存放，一个字存入存储器占有相继的二个单元： 若低位字节存入低地址，高位字节存入高地址则为规则字，相反为非规则字。 字单元的地址采用它的低地址来表示。 例： 字单元 :（0004H）=1234H, 字节单元 :（0004