第三讲 高速PCB设计.pptVIP

高速PCB设计 主要教学内容 高速电路设计的相关概念 高速电路信号完整性设计 高速电路布局布线规则 高速电路设计的相关概念 高速电路： 频率达到或超过45~50MHz的电路占整个电子系统比例较大时的电路。 50%系统 50MHz 20%系统 120MHz 产生传输线效应 传输延时 1/2上升沿 存在信号完整性问题 反射叠加 必须使用高速电路设计知识 高速电路设计的相关概念 高速PCB设计常见的问题 反射信号 原因：过长的走线；未被匹配的终结传输线，过量电容或电感以及阻抗失配 轮廓失真；设计失败；EMI增加；系统失败 延时和时序错误 表现：高低门限变化时保持一段时间信号不跳变； 原因：驱动过载；走线过长 高速电路设计的相关概念 多次跨越逻辑电平门限错误 表现：在门限附近多次震动 原因：过长的走线；未被匹配的终结传输线，过量电容或电感以及阻抗失配 过冲与下冲 原因：走线过长，信号变化太快 后果：损坏元器件 串扰 定义：一根信号线有信号通过，PCB板上相邻的信号线上产生感应信号 原因：信号线距离太近。异步通信和时钟信号更容易产生串扰 高速电路信号完整性 信号完整性（Signal Integrity，SI）：指信号线上的信号质量 影响完整性的因素 反射 阻抗不匹配 负载阻抗源阻抗 反射负电压 负载阻抗源阻抗 反射正电压 影响阻抗的因素：布线的几何形状、不正确的线端接、电源平面不连续、连接器 高速电路信号完整性 振铃 信号振铃（ringing）和环绕振荡(rounding):电感和电容引起 振铃：欠阻尼 环绕振荡：过阻尼 一般发生在周期信号 适当的端接可以减少，但不能彻底消除 地弹 电路中大电路涌动引起 串扰 互感和互容引起 在两个信号线与地平面共同作用产生 高速电路信号完整性 解决措施 敏感电路和噪声源隔离 敏感电路 噪声源 一般电路 时钟 数据转换电路 高速逻辑 数字I/O 供电电源 低速 电路 时钟 数据转换电路 高速逻辑 数字I/O 供电电源 低速 电路 高速电路信号完整性 阻抗控制和终端匹配 信号接收端串联小电阻 连续的电源平面和地平面 回流路径小→电流环路小→辐射也小 避免直角走线 差分对布线长度相等 两条线必须尽量靠近布线 两条线必须长度完全一致 高速电路信号完整性 电源退耦 电源引脚和地引脚与退耦电容之间的引线要短粗 选择低ESR效应的电容 选择小封装电容，减小封装电感 高速电路的布局布线规则 PCB布局的要求 不同单元电路必须有各自独立的布局空间 要考虑使板上的信号走线尽量短 大电流、高频电路、敏感电路尽量靠近电源模块，但相互之间要保持距离 不相干的信号线上的电感和类似器件不可就近平行放置 高速电路的布局布线规则 PCB走线考虑因素 避免串扰 回路面积小 重要线先走 信号线的阻抗要匹配 高速电路的布局布线规则 PCB走线原则 3W（W线宽） 解决串扰 走线方向有一个连续平面 回路面积小（信号、电源） 保证地平面的完整性 晶振和高速敏感元件下要有地层 相邻层的走线要尽量十字型 电源平面不能交叉 避免出现分支 时钟和重要信号线，应让地线伴随着走 *