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基于fpga的高速视频存储系统设计 0 视频存储与事后处理 高速数字视频存储是数字图像处理领域的研究方向。特别是近年来，满足高精度测量的需要，几种高速相机被广泛应用于目标领域的光学测量应用。高速相机具有良好的时间分辨率，但也给图像处理和可视化带来了挑战。高频图像超过了最大限度的客户速度和大多数处理器的处理速度。因此，视频数据存储和后续处理已成为不可避免的选择。在大型光电设备中，视频信号的存储系统已经由传统的磁带和录像机转向以SATA接口磁盘和固态电子硬盘SSD(Solid State Disk）存储器为介质的方式 1 并网并存视频分配 高速相机具有高速，高数据带宽的特点，受限于单个嵌入式存储系统和存储介质的数据带宽，可以将高速数字图像分解为多通道视频数据分别存储，通过多个存储系统并行工作记录数据，不失为一种有效的解决方案。以四路并行存储系统为例，存储系统的结构框图如图1所示。 图1中的视频分配子系统是将高速图像数据分解成四路等带宽的并行视频数据流，同时完成对分解的视频数据叠加图像帧号等信息，叠加的信息随同图像数据一同分成四路分别存储在存储介质中，再通过网络下载到下载计算机中。图像合成软件根据叠加在各通道视频上的帧号等叠加信息，将各通道的视频数据合成完整视频图像。 1.1 ex嵌入式处理器芯片介绍 单个存储子系统采用嵌入式处理器与外围芯片构成嵌入式系统。嵌入式处理器采用AMCC公司的PPC460EX嵌入式处理器芯片，该芯片主频范围600MHz～1.2GHz，植入嵌入式操作系统，具有丰富的外围总线接口，如图2所示，包括PCI、PCI Express总线接口、千兆以太网接口、DDR2SDRAM存储器接口以及通用串行接口等。通过这些接口和嵌入式操作系统可以很方便与外部功能单元交互数据。 1.2 数字视频采集模块设计 高速存储由若干的存储子系统构成。每个子系统按功能可以划分为：（1）由FPGA及其外围接口芯片、同步动态随机存储器（SDRAM）以及PCI接口桥接芯片组成数字视频采集功能单元；（2）由嵌入式处理器及其外围动态存储器、SATA控制器以及存储器等构成存储功能单元；（3）由以太网口控制器、上位机以及存储模块构成数据下载回放功能单元。存储子系统的结构框图如图3所示。 2 外外围接口电路设计 每个存储子系统的图像数据采集功能模块主要由FPGA及其外外围接口芯片和存储器件组成，其功能主要是完成对视频图像数据的采集和相关的参数的获取，然后将两者按特定格式组合为数据帧，通过PCI总线传输给嵌入式处理器。 2.1 fpga时钟域变换 FPGA内部有丰富的全局时钟资源，利用FPGA时钟管理器可以使得时钟到达FPGA内部各个逻辑单元延迟最小，另外可以方便地对时钟进行相位管理。数据接口主要功能是实现图像数据的时钟域转换，将输入数据从相机输出的时钟域转换成FPGA本地时钟域。这样可以改善时钟信号质量，更好地同步图像数据。 在FPGA内部实现先进先出（FIFO）功能单元。FIFO的写操作工作在相机时钟域，读操作工作在FPGA本地时钟域。在时钟域转换的同时实现数据位宽转换，充分利用32位PCI总线位宽。严格计算FIFO写入数据和读出数据的平均带宽，选择合适的读时钟频率，使写入的数据的平均带宽与读出数据的平均带宽相等，避免FIFO内部数据写满或者读空。 2.2 视频数据的采集控制 待存储的数据可以看成是有一定物理顺序的数据流，由于数据传输过程中可能出现干扰等因素，尤其是行同步和帧同步等视频控制信号的错误，会造成某帧图像数据量改变，从而会导致后续的数据流物理顺序的改变，会给图像恢复造成很大影响。为避免这种情况，在了解待采集视频时序的基础上，使得采集到的每一帧图像都有固定的行列数，降低干扰因素的影响。具体实现的方法是通过状态机在横纵两个方向上对二维图像进行严格的采集控制。横向状态机状态转换图如图4所示，包括行准备状态（LINE＿RDY），行起始状态（LINE＿START），行有效状态（LINE＿VALID），行保持状态（LINE＿KEEP）和行结束状态（LINE＿END)5个状态。各状态通过外部输入相应的转换条件跳转，其中从准备状态到起始状态需要的条件是满足行上升沿有效，而行有效、行保持和结束状态跳转根据数字视频的横向有效和无效的像元数决定的，状态机输出采集控制信号（FIFO＿RD）。以同样的方式控制纵向图像的采集，可以有效的减小干扰的影响。 2.3 pci2956网络 待存储的数据流通过PCI总线输送给嵌入式处理器。FP-GA与嵌入式处理器通过PCI总线传输数据，采用PLX公司的PCI9056桥接芯片实现PCI总线协议，减少FPGA控制的难度。PCI9056支持66MHz的传输速率，最大可以提供264MB/s的传输带宽。桥接芯片的一端是PCI总线与嵌入式处