基于随机取样技术的高速数字存储示波器的实现.docxVIP

基于随机取样技术的高速数字存储示波器的实现 1 基于随机取样技术的数字采集系统 基于随机取样技术的数字采集系统具有相同的采样率和时分辨率。与相同速度的实时采样系统相比，单带宽度指数低，但实现成本低。因此,基于随机取样技术的数字采集系统对低端数字存储示波器的产品化和产业化具有很大的吸引力。目前国内的数字存储示波器的研制和生产尚处于起步阶段,基于随机取样技术的数字存储示波器在一段时期内将成为低端数字存储示波器的主流产品。 系统采用高速大规模FPGA芯片实现100MS/ps的高速数据采集控制和存储、垂直通道量程控制、显示控制、时间扩展控制以及DSP的外围电路。由于高速大规模FPGA芯片的应用使系统结构大大简化,提高了整机的可靠性,同时降低实现成本。 2 系统总体结构的设计 数字存储示波器的一个显著的特点就是能够对采集数据进行幅度、频率等各种时域参数实时运算,并且,采集的波形数据在LCD上显示更新速率越高,波形再现的实时性就越好。采用一般的微处理器对波形数据进行处理、显示,就很难达到理想的波形更新速率。所以,本系统采用DSP+FPGA结构:充分的利用DSP强大数据处理能力以及FPGA电路设计灵活、硬件资源丰富的特点,使总体结构简洁、高效和可靠。系统总体方框图如图1所示: 由图可见,系统采用两片FPGA加一片DSP芯片结构。其中的一片FPGA实现数据采集控制,另一片实现LCD的显示控制和数据同步等功能。DSP读取、处理采集的数据后,将处理结果存入SRAM3中。两片存储器SRAM1和SRAM2则在显示控制电路的协调下轮流读取SRAM3中显示的数据,并来回切换,将显示数据送LCD显示。FLASH用于存储DSP的程序代码、字库和需要保存的波形数据等。为了提高键盘响应速度,单独采用一片八位MCU进行键语分析,并将对应的键码通过串口传送至DSP,由DSP完成相应的处理。 2.1 带宽及热控制器 系统采用双路100MS/ps分相采集、存储合成一路200MS/ps高速采样的实现方案,使系统的实时带宽达到40MHz,在不增加任何硬件成本的条件下将单次带宽指标提高一倍。同时,采用较低速度的器件实现高速数据采集,不仅减小电路实现难度,还提高系统工作的可靠性。 具体实现是将100MHz采样时钟通过低抖动比较器,比较器的正、反相输出分别作为两路ADC的采样时钟,此时两路ADC的模拟输入为同一信号。将采集的数据分别存入两个FIFO中,FIFO的写时钟就是对应的采样时钟,通过软件处理可以方便地完成两路数据的拼接,实现一路200MS/ps实时采样。 2.2 数据采集和显示过程 数据的存储采用异步FIFO,由读、写时钟分别进行控制;预触发功能通过预触发计数器实现。该单元电路在FPGA中实现,其工作原理如下: CPU启动数据采集过程,FIFO写使能(WEN)有效,FIFO写时钟与ADC采样时钟同步,ADC产生的采样数据写入FIFO。 同时,CPU启动预触发计数器,直到预触发计数器计数值达到预置的触发深度值。这段时间内,触发电路处于被抑制的状态。 当FIFO中写入数据深度等于预触发深度值,而触发信号还没有到来时使FIFO的读使能(REN)有效,此时,FIFO的读写时钟同步(RCLK=WCLK),FIFO中写入一个最新数据就抛弃一个最老的数据,始终保持FIFO内的数据个数等于预触发深度值(No),此时的FIFO处于“流水状态”,其中存放的数据总是最新的采样数据。 一旦触发脉冲到来,程序控制使FIFO读使能(REN)无效,此时FIFO数据只进不出,直到写满为止。 FIFO写满后,系统进入数据处理和显示进程,此时,程序控制读使能有效,由CPU来读取FIFO中的数据并进行处理,FIFO只读不写,直至FIFO中数据被全部读取,FIFO的“空”状态信号(EF)变为有效,当程序完成数据处理并送至显示存储器,由FPGA中的显示控制电路将显示存储器中的数据导入LCD进行显示。这一过程完成标志着一次采样的结束,系统进入新一次的数据采集过程。预触发及FIFO的读写控制原理图如下: 3 计数质量脉冲线的确定 时间扩展单元的作用是将触发和采样之间的微小时间间隔进行线性放大,形成计数闸门信号,在计数闸门打开期间,对100MHz标准脉冲计数,并根据计数值计算出触发和采样脉冲之间的时间间隔,从而确定一组样品点在时间轴上的摆放位置。本系统的最小时基档位为5nS/div,因此,对应的时间测量分辨率是100ps。 3.1 a点电容a点放电 时间扩展单元的实现电路有很多种,图3为一种时间扩展电路的简化原理图。在被测时间脉冲t(代表触发脉冲前沿与采样脉冲前沿的时间间隔)出现期间,电流开关S由常断位置“1”切换到接通位置“2”,恒流源I1-I2对电容C线性放电,A点电平由起始电平V1+VD1下降了Vp电压值;当时