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计算机时序分析和设计讨论 计算机时序分析和设计讨论 ⽬录 ⼀、计算机时序基本概念 ⼆、典型时序分析和设计 1、零等待设计要点 1.1理想化的设计⽅法 1.2地址译码控制存储器⽚选⽅法 2、访问慢速存储器的等待周期计算与余量设计 2.1典型时序特征分析 2.2读写访问周期估算⽅法 2.3读写时序时间要素分析与等待周期的确定 2.3.1逻辑延时计算和读时序估算等待周期⽅法 2.3.2 写时序的核算 2.3.3 Ready信号的设计⽅法 2.4信号抖动、时间余量与稳定性的综合设计 2.4.1两种时钟抖动源 2.4.2 确定性抖动的模式 2.4.3PCB串扰对抖动的影响 2.4.4 串扰引起Flash 存储器写操作错误问题 2.5弹跳对读写数据稳定性和操作时序的影响 2.5.1 降低弹跳的基本原则 2.5.2弹跳电压的计算与滤波电容的选择 三、关于A/D转换器的接⼝时序问题的讨论 1、主机与A/D转换器的接⼝时延分析 1.1 时延元素与总时延 1.2 等待周期的确定与时序验证 2、AD1674读与转换（）的竞争问题 3、译码逻辑竞争与触发器时序电路 四、多时钟同步设计问题的讨论 1、触发器的亚稳态 2、同步问题 2.1基本的同步设计⽅法 2.1.1电平同步器 2.1.2边沿检测同步器 2.1.3脉冲同步器 2.2总线同步⽅法 2.3 FIFO 速度匹配或数据宽度匹配 2.4 同步⼩结 3、时钟同步问题设计案例 ⼀、计算机时序基本概念 计算机时序与计算机总线密切相关，计算机的总线分为模块内的局部总线（Local Bus）、模块间的系统总线（Backplane Bus）和外围I/O 接⼝总线三类。计算机时序主要指对应此三类的总线操作周期时序，因为局部总线和系统总线的时序模型和 属性基本类似，并且是计算机系统的核⼼操作，为此本⽂重点讨论基于此类模型的时序分析和设计⽅法。 表⽰时序的要素是信号，不论局部总线或系统总线按功能分均有三种类型信号：实现数据传送的信号对象（地址、数据和命 令）、进⾏传输控制的握⼿信号和多“Master”仲裁信号。就当前空间计算机所⽤的主要是数据读/写传送和传输控制的握⼿前两 类信号。 1、计算机时序的定时预算内涵 计算机模板内局部总线或系统总线的板间的典型操作有存储器访问（EPROM、Flash、SRAM、双⼝RAM与FIFO等）、I/O操 作（串⾏通信、数字量和A/D转换等）和中断三⼤类。为了保证正确的操作，必须在给定的操作周期内，将各信号按规定的顺 序并负责给每个时延源分配时间，定量确定各个时间要素，同步协调地完成操作。如果各信号的信号时间要素超出了规定的 范围，系统就会发⽣错误和故障。所以定时预算和验证是计算机系统设计的关键内容之⼀。 2、计算机时序的基本要素 计算机总线操作时序的基本信号是地址、数据、R/W命令和Ready，读操作建⽴的顺序是地址-R命令-数据，撤销的顺序是R命 令-数据- 地址；写操作是地址-数据-W命令，撤销的顺序是W命令-数据-地址。 其要点是建⽴时地址先置⼊，⽽撤销时命令⾸先结束，需注意的是⾼ 速处理器和DSP的地址和读命令同时建⽴和同时撤销。每个信号均有 ⼀相应的时间窗⼝，时间窗⼝由信号建⽴时间、宽度和撤销时间构成， 它必须定位在相对于时间参考点允许的时间域内（即最早起始和最晚 结束）。这些似乎很简单，但实际设计往往违反了基本规范，导致错 误发⽣。 3、⾼速处理计算机时序设计的难点 以⾼速CPU或DSP为处理器的计算机时序⼀⽅⾯由于处理器本⾝的时钟频率的提⾼使其操作周期愈来愈短，如我所⽤的DSP 系列： TMS320C30/32-40的 50ns指令周期 TMS320VC33-120的17ns指令周期 SMJ320C6201B的5-, 6.7-ns 指令周期 各信号的时间余量从10-20ns量级降到2-3ns，时序设计所能控制 的时间余量⾮常微⼩，外加逻辑设计必须严格控制时延。除了⾼速的 操作周期带来的时间余量减⼩外，很重要的是确定时间预算的因素不 只是逻辑时延，还必须考虑噪声 （串扰、地线和电源的弹跳以及其他 的随机噪声）引起的时钟、地址、数据和命令信号的时间抖动对定时 余量的影响，⽽且时间抖动对⾼速时序的威胁更严重，该问题已经到 必须解决的时候了，也就是说时序必须与PCB的信号完整性结合进⾏ 综合设计。 ⼆、典型时序分析和设计 1、零等待操作周期设计 为了最⼤可能发挥处理器的性能，满⾜实时性要求，以处理器原有的时序和周期访问与处理器速度相匹配的快速存储器或I/O 设备。 1.1直接控制的设计⽅法 1.1.1信号接⼝ 将处理