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一种并行大分数快速傅立叶变换的fpga实现 0 网络数字化有机融合的实现方案 在现代电子战中，数字技术在ew无线传感器中得到了广泛应用。数字化接收机具有高截获概率、高精度、高灵敏度、大动态、高度灵巧性、小体积的优势。同时运用数字信号处理技术对信号进行多分辨分析获取雷达信号的原始细微特征。由于EW接收机需要覆盖比较宽的瞬时带宽,必须使用高速的AD变换器完成模拟信号的数字化,信号处理机要能处理高速的数据流,实现对雷达信号的准实时处理,提高数字化接收机的截获概率,并提供出雷达信号更为精确的多种参数特征。这对数字化接收机的信号处理能力提出了很高的要求。因此,数字化接收机信号处理的软、硬件部分就成了整个EW接收机的关键部件,同时也是整个研制任务中难度最大的的技术难点之一。 由于数字化接收机需要处理的数据量比较大,选择高效的算法是非常重要的。通过对数字化接收机的算法分析,我们发现,高效率的快速傅立叶变换(FFT)算法仍然是对雷达信号处理的基础和核心算法,其它的如快速相关,卷积都可以通过快速傅立叶变换(FFT)算法得到。在具体硬件实现上,大致可分为两种方案。一种是通过通用数字信号处理器(如TI公司的TMS320C6X系列)构成多处理器系统,通过算法分解和任务调度,实现并行计算以提高处理速度。另一种方案是使用专用的FFT处理芯片(最为典型的是SHARP公司的LH9124)作为实现算法的工具。专用FFT芯片本身就是一种高度集成化的并行硬件处理器,通过一些外围存储器的配合,就能实现高效的FFT算法。 通用DSP处理器构成的FFT处理机采用循环编码算法,程序量小,但存在大量的冗余运算,且需要许多跳转操作,处理速度较慢,不能满足数字化接收机实时性的要求。在多处理器构成的并行处理系统中,使用抽取的方法实现对输入数据的分解,达到并行处理的目的,可显著提高计算的速度,但在进行大点数FFT计算时,存在并行算法与DSP处理器的寻址能力不相适应,不能有效利用数据传输的带宽和运算能力的问题,造成硬件资源的浪费。虽然通用的DSP处理器在结构上已考虑了对各种算法的优化,同时具有很大的灵活性,但对FFT这种高度结构化的算法,其效率仍然不是很高。我们提出一种新的思路,把专用的FFT处理芯片的处理速度与FPGA芯片的灵活性结合起来,实现并行算法与硬件结构的优化配置,提高FFT处理速度,满足对雷达信号处理实时性的要求。 1 下标映射加解二通道fft 对N点序列x(n),其DFT变换的定义为: k=0,1,K,N-1, 利用WN的对称性和周期性可推导出其快速算法FFT。对N=2r点的DFT可推导出基2的FFT算法: 完成一个N点的FFT所需的复数乘法和复数加法分别减少到(N/2)log2N和Nlog2N次。 当选用的专用FFT处理芯片计算点数为一个定值时,计算长点数大N点的FFT就必须分解为若干个小N点的FFT,该方法由Winograd提出,利用下标映射把大点数的DFT分解为小点数的DFT,具体步骤如下: (1)将输入序列按n=n1+N1n2分为N2个长度为N1的子序列,构成x(n1,n2)的列,即 (2)对x(n1,n2)的每一行求N2点的FFT,共N1个N2点FFT得g(n1,k2)。 (3)对g(n1,k2)的第n1行第k2列元素g(n1,k2)乘以因子构成新矩阵 (4)对矩阵(n1,k2)的第一列求N1点FFT,共N2个N1点FFT得X(k1,k2)。 (5)由X(k1,k2)和k=N2k1+k2即可求出X(k), 可见重复算法实质上是将一N点FFT分解为N1个N2点FFT和N2个N1点FFT以及N次与W的乘积。 2 在vetex系列器件中的fpga信号 传统的专用FFT处理器采用ASIC电路来实现,受到应用范围的局限,已经逐渐跟不上半导体工艺的发展,有的已停止了生产,越来越多的设计开始转移到可编程逻辑电路上实现。由于在性能、成本、灵活性和功耗等方面的优势,基于FPGA(现场可编程逻辑阵列)的信号处理器已进入各种电子战、通信设备中。FPGA提供了极强的灵活性,可让设计者开发出满足多种要求的产品。 大多数FPGA厂商都提供了可配置的逻辑核(CORE)实现各种算法功能,在XILINX公司的Vertex系列器件中,一个24×24bit复数乘法器,完成一次复数计算所需的时间为10ns,除此之外,在器件中我们还能构造一条能够精确匹配所需算法的数据通道,使数字信号处理的算法效率得到极大的提高。Xilinx公司的1024点复数FFT逻辑核(Logicore),可在其X2V300以上的器件中配置,对16位精度的复数执行一次1024点的复数FFT可在10μs内完成,包括位倒序转换在内。而一个先进的软件DSP计算一次的时间约为60μs,还不包括位倒序转换。该FFT逻辑核的方框图如图1所示