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建立/保持时间图解Hold-1case0建立/保持时间图解Hold-1case0建立/保持时间图解Hold-1case0Setup/HoldTimeIllustrationsHold-1case0建立/保持时间图解Hold-1case0其他锁存器/寄存器:C2MOS时钟重叠期间M1DQM4M200VDDXM5M8M6VDD(a)(0-0)重叠M3M1DQM21VDDXM71M5M6VDD(b)(1-1)重叠其他锁存器/寄存器:TSPC反向锁存器(transparentwhenCLK=0)正向锁存器(transparentwhenCLK=1)TSPC所包含的逻辑AND锁存器在锁存器中包括逻辑TSPC寄存器脉冲触发锁存器
可选择方法Master-SlaveLatchesDClkQDClkQClkDataDClkQClkDataPulse-TriggeredLatchL1L2LWaystodesignanedge-triggeredsequentialcell:脉冲锁存器脉冲锁存器数据流过正沿触发寄存器数字集成电路
-电路、系统与设计时序逻辑电路设计时序逻辑命名习惯锁存器是电平触发寄存器是边沿触发锁存器与寄存器锁存器 时钟下降沿存储数据DClkQDClkQ寄存器 时钟下降沿存储数据ClkClkDDQQ锁存器时间定义tCLKtDtc2qtholdtsutQ数据稳定数据稳定寄存器CLKDQ最大时钟频率Also:tcdreg+tcdlogictholdtcd:contaminationdelay=minimumdelaytclk-Q+tp,comb+tsetup=T正反馈:稳态Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1亚稳态多路开关型锁存器负锁存器正锁存器CLK10DQ0CLK1DQ多路开关型锁存器静态锁存器DCLKCLKDConvertingintoaMUXForcingthestate(canimplementasNMOS-only)Usetheclockasadecouplingsignal,
thatdistinguishesbetweenthetransparentandopaquestates多路开关型锁存器电路图不重叠时钟基于主从结构的正沿触发寄存器主从型寄存器建立时间传播延时减小时钟负载的
静态主从寄存器避免时钟重叠CLKCLKAB(a)电路图(b)一对时钟重叠XDQCLKCLKCLKCLK基于NOR的SR触发器基于NAND的SR触发器尺寸问题存储结构DCLKCLKQ动态(基于负载)静态使动态锁存器成为伪静态更精确的建立时间建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)建立/保持时间图解Circuitbeforeclockarrival(Setup-1case)
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