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低损耗沟槽栅碳化硅MOSFET器件研究.pdf

摘要

以碳化硅(SiliconCarbide，SiC)为主要代表的宽禁带半导体功率半导体器件顺

应清洁低碳、安全高效的现代能源体系要求迎来飞速发展。在800V以上应用场

景中，栅控单极型SiC金属氧化物半导体场效应晶体管(Metal-Oxide-

SemiconductorField-EffectTransistor，MOSFET)相较双极型功率器件开关速度更

快，更适合高频应用。沟槽栅SiCMOSFET以其更大沟道迁移率和更小元胞尺

寸，成为新一代高电流密度SiCMOSFET的研究热点。然而，该类型器件所必须

的栅介质电场屏蔽技术诱发了导通损耗增大、关断损耗与过冲振荡矛盾等问题，

制约了其理论优势的发挥，给电力电子系统设计带来挑战。

本文基于器件底层物理，通过结构设计、理论建模、有限元仿真等研究方

法，分别从导通损耗、关断损耗与过冲振荡两个角度开展低损耗沟槽栅碳化硅

MOSFET研究，主要内容与成果如下：

1、提出低导通损耗的可调栅介质电场屏蔽层电位沟槽栅SiCMOSFET新结

构(AP-TMOS)。AP-TMOS降低了沟槽栅SiCMOSFET重新引入JFET电阻所增大

的导通损耗，同时提升了与其矛盾的短路鲁棒性。本文详细分析了可调栅介质电

场屏蔽层电位的物理机理，建立了P-base区空穴势垒的数学模型。通过在栅介质

电场屏蔽层中集成P/N-base区，AP-TMOS的P型栅介质电场屏蔽层在电学关系

上被划分为了接地P掩蔽层和P-region两部分。当AP-TMOS正向导通时，完全

耗尽的P-base区内形成空穴势垒，P-region浮空。而当其反向阻断或短路时，P-

region则通过P-base区的未耗尽部分接地以补充空穴。与传统的沟槽栅碳化硅

MOSFET(C-TMOS)相比，AP-TMOS导通时浮空P-region电势上升，JFET耗尽层

收缩，电流路径变宽，导通损耗降低约23%。此外，由于栅极与漏极间重叠面积

减小，AP-TMOS的栅漏电容和电荷分别为4.7pF/cm22

和51.1nC/cm，相比下降

约1/3和3/5。最后，在800V母线电压下，AP-TMOS的短路耐受时间相比C-

TMOS从4µs增加至6µs。

2、提出低关断损耗和抑制关断过冲、振荡的自适应源电位区沟槽栅SiC

MOSFET新结构(AS-TMOS)。AS-TMOS优化了关断过程中损耗与过冲振荡这一

折中关系，提高了器件的短路耐受时间。本文详细分析了自适应源电位区调控电

容的物理机理，建立了栅漏电容Cgd突变模型。自适应源电位区由包裹阶梯沟槽

的轻掺杂P-base区和接地P+掩蔽层组成，通过改变Cgd有效调节器件关断瞬态的

dV/dt。在关断初期低漏源电压V下，深源电位区收集了原本从漏端指向栅端的

摘要

电力线以降低C，最终导致关断损耗下降。而在关断末期高V下，完全耗尽的

gdds

P-base区使源电位区收缩，栅漏重叠面积增大以增加Cgd，最终抑制关断过冲、

振荡。与C-TMOS相比，杂散电感10nH时AS-TMOS的浪涌电压和关断损耗分

别降低了28%和17%，且关断电压、电流振荡也得到了有效抑制。由于深P-