第七讲静态时序逻辑电路.pptVIP

TJU.ASICCenter---ArnoldShi伪静态锁存器Clk为低时，为双稳态（静态）Clk为高时，输入值写入并存放在内部电容上（动态）第29页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi非理想时钟!clkclk理想时钟!clkclk非理想时钟clockskew1-1overlap0-0overlap第30页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi时钟重叠问题CLKCLKAB(a)电路图(b)重叠的一对时钟XDQCLKCLKCLKCLK用伪静态锁存器构成的主从触发器当Clk和反Clk发生重迭时，可能引起失效：当Clk和反Clk同时为高时，A点同时为In和B点驱动，造成不定状态当Clk和反Clk同时为高一段较长时间时，In可以直接穿通经过主从触发器采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错第31页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi产生两相不重叠时钟的电路clkclk1clk2AclkABBclk1clk2第32页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShiPowerPC的触发器DQclk!clk!clkclk01101!clkclk主transparent从hold主hold从transparent?0?1?0?1第33页，共40页，星期日，2025年，2月5日TJIC第七讲静态时序逻辑电路第1页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi时序逻辑电路两种存储机理：?正反馈?基于电荷组合逻辑寄存器输出下一状态CLKQD当前状态输入第2页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi存储机理静态时序逻辑动态时序逻辑第3页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi正反馈:双稳态电路Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1第4页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi亚稳态(Meta-Stability)过渡区的增益应当大于1,AB为稳态工作点，C为亚稳态点触发翻转(写入数据)的方法：（1）切断反馈环（采用Mux）（2）强制驱动（正确设计尺寸）AVi1=Vo2Vi2=Vo1BC第5页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi存储单元的实现方法与比较利用正反馈（再生）：静态（双稳态）静态:信号可以“无限”保持鲁棒性好:对扰动不敏感对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍尺寸大,限制了在计算结构如流水线式数据通路中的应用利用电荷存储,动态（要求定期刷新，要求从存储电容中读出信号时不会干扰所存储的电荷，因此要求具有高输入阻抗的器件）第6页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShiLatch与RegisterLatch（以正电平敏感为例）当时钟是低电平时存储（锁存）数据DClkQDClkQRegister以上升沿触发为例）,当时钟上升时存储（存入）数据.ClkClkDDQQ第7页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShiLatch（锁存器）电平灵敏（LevelSensitive）,不是边沿触发可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。第8页，共40页，星期日，2025年，2月5日TJU.ASICCenter---ArnoldShi正电平锁存器与负电平锁存器正电平锁存器负电