采用FPGA实现数字系统Implementingthedigitalsystemusing.pptVIP

Page*VHDLvs.Verilog数据类型VHDL含有大量的内置数据类型和用户自定义类型，这样的特性对于系统的抽象建模能力有很大的用处，如果你需要丰富的数据类型，那么VHDL将是首选；Verilog的数据类型都由语言本身定义，而且含有专门描述连线等的类型，这说明对于系统的逻辑和物理结构的描述，Verilog将是十分高效的。咸Page*VHDLvs.Verilog易学习性VHDL显得不够直观，主要是由于：VHDL是强类型的，规则复杂但却有助于生成高质量的代码；灵活强大的系统抽象能力；Verilog直接面向硬件结构，因此比较容易起步，但是通常设计者还应该懂得PLI（编程语言接口），实际上Verilog要用好也不是简单的事情。恒Page*VHDLvs.Verilog设计的可重用性VHDL具有包（package）的概念，设计模块的可重用性是十分简单和自然的；Verilog没有package的概念，为了使得函数和过程能被多个module重用，函数和过程的定义应该放在单独的文件中，然后使用`include编译指令对该文件进行包含（类似于C语言的头文件）。遯Page*VHDLvs.Verilog库的支持VHDL提供了对库（library）的内置支持，对于管理多个设计工程十分有效；Verilog并没有库的概念，只能通过前面提到过的`include指令，这是由于Verilog最初是作为一个解释性语言而产生的，不过后来为了提高效率，改成了编译型语言，但是语言设计中仍然有很多解释性语言的痕迹，当然这也是其容易上手的重要原因。大壮Page*VHDLvs.Verilog程序的可读性VHDL脱胎于美国军方的Ada语言，语言规范十分严谨，甚至于繁琐，但是可读性却十分好；Verilog同时具有C和Ada的特点，结构比较灵活，有C语言经验的人一般选择Verilog；这主要是程序设计风格的问题，无论选用哪种语言，设计人员都应该注意可读性！晋Page*VHDLvs.Verilog语言扩展VHDL提供了称为’foreign的属性，允许调用其他语言中的子程序和模块；Verilog语言提供了用于扩展的PLI机制，可以访问其他语言（常见的是C）生成的函数等；要特别注意的是，提供扩展虽然是标准定义的，但是具体支持其他哪种语言是各种语言实现定义的，使用扩展功能可能带来程序的移植性问题，因此这一功能应该慎用。明夷Page*VHDLvs.Verilog一点建议两种语言各有千秋，都有各自的支持者，VHDL多用于大学，Verilog常见于工业界；语言的选择主要还是取决于设计本身和所用工具的支持；工业界（硅谷）多用Verilog，掌握VHDL的不妨考虑一下学习Verilog；尤其是IC设计人员，由于IC厂商基本都用Verilog，因此建议首先学习Verilog语言。家人Page*SystemC优点整个系统可以采用同一种语言完成，可以应用用于软硬件协同设计中；适于高层次建模，程序容易写，代码少，减少了错误的产生，比传统建模的仿真速度快。缺点来自于软件语言，对硬件的描述还有待完善；支持的编译器还有限。目前不推荐学习SystemC睽Page*SystemVerilog目前由Accellera定义，还未形成IEEE标准属于Verilog的增强版本，但是融合了Verilog和VHDL以及C语言的特性。蹇Page*目录FPGA简介为什么采用FPGA开发平台和设计工具HDL（硬件描述语言）FPGA的设计原则系统设计开发流程解Page*FPGA的设计原则面积和速度的平衡与互换功耗考虑硬件原则系统原则同步设计原则损Page*面积和速度的平衡与互换面积和速度是数字系统设计考虑的两个重要指标，FPGA作为快速原型设计和系统验证的方法，首先就要考虑到这两个因素直接的平衡问题；面积指某个FPGA设计综合之后占用的系统资源数，一般用占用的逻辑单元数量及IO接口数量来衡量，这一指标综合软件一般都能给出；更小的面积通常代表更低的成本。益Page*面积和速度的平衡与互换简单说，速度通常指系统工作的频率，高频率常常代表高速度；实际上，进行速度优化不仅仅是简单提高频率，而是要仔细考虑系统各个模块在各种工作状态下的时序要求；另外可以通过并行操作提高速度；在一定的工艺条件下，面积和速度常常是一对矛盾，因此需要考虑面积和速度的转换问题。夬Page*面积和速度的平衡与互换面积换速度将原本复用的模块进行复制，变为并行操作的模块，以牺牲面积来换取