高精度流水线逐次逼近混合型模数转换器设计.docxVIP

高精度流水线逐次逼近混合型模数转换器设计

摘要：为满足数字X射线系统中光电二极管阵列读出电路对平均性能优越的模数转换器（analog-to-digitalconverter，ADC）的要求，设计一款高精度流水线逐次逼近混合型模数转换器.采用带有预放大级的增益增强型放大器结构，实现了高能效运放设计.使用最低有效位（leastsignificantbit，LSB）平均抗噪声方法，简化第二级比较器结构，有效降低了系统功耗.运用基于延迟锁相环（delay-lockedloop，DLL）反馈环路实现比较器时钟自调节，提高了异步时序鲁棒性.基于0.18μmEPIBCD工艺完成对ADC电路设计、版图绘制和后仿真验证.在5.0V供电电压、5MS/s采样率的条件下，有效位数ENOB为15.61bit，信噪失真比SNDR为95.73dB，非杂散动态范围SFDR为110.72dB.

关键词：集成电路；模数转换器；LSB平均抗噪声；DLL时钟自调节环路；高能效运放

中图分类号：TN792文献标志码：A

X射线因其波长极短、能量很大、穿透性很强的特点被广泛应用在医疗、工业探测、航天探索等领域［1］.近年来，为解决传统X射线胶片患者暴露面积大、图像信号弱、患者吞吐量低的问题，数字X射线图像采集系统快速发展.数字X射线图像采集系统中光电二极管阵列的列级像素单元共用一个ADC，同时X射线穿过软组织数目指数减少，对ADC的精度和速度提出了高要求［2］.由于光电二极管阵列同时使用多个ADC，为避免各列之间出现伪影，要求ADC具有良好的线性度.由此，对应用于数字X射线图像采集系统的综合性能优越的ADC需求越来越迫切.传统流水线型ADC为了提高速度，其电路规模扩大，功耗急剧提高；而传统的逐次逼近型ADC虽规模更小，功耗更低，但其工作原理使其速度受限［3-4］.综合两种结构模数转换器优势互补的特性，近年来国内外研究者提出了在控制功耗的前提下提升ADC精度和速度指标的高精度流水线逐次逼近混合型（pipelined-successiveapproximationregister，PipelinedSAR）ADC结构，但该结构仍存在一些问题：1）为了降低子级ADC比较器噪声需要使用低噪声比较器，从而使其功耗提高.现有的取代低噪声比较器的方案因引入残差放大器而使其设计难度提高［5］.2）在使用闭环运放的ADC设计方案中，为实现高性能，运放会使功耗提高.3）为降低时钟抖动，ADC采用异步时序控制，在子级逐次逼近混合型ADC中，为保证电容阵列数模转换器（capacitivearraydigital-to-analogconverter，CDAC）建立时间，提升了比较器时钟的设计难度，提高了系统对异步时序鲁棒性的要求.

针对上述问题，本文设计了一种综合性能优越的PipelinedSARADC，使用最低有效位（leastsig?nificantbit，LSB）平均抗噪声方法［6］提高系统对第二级比较器噪声容限，简化了第二级比较器结构.使用带有预放大级的增益增强型运放［2］，在限制功耗的前提下提高运放的速度.为解决异步比较器时钟设计困难问题，提出基于延迟锁相环（delay-lockedloop，DLL）反馈环路的比较器时钟自调节方案，提高了异步时序鲁棒性.通过后仿真验证了ADC性能的优越性.

1PipelinedSARADC整体架构

本文设计的PipelinedSARADC整体架构如图1所示.基于0.18μmEPIBCD工艺设计，联合考虑ADC线性度、噪声及功耗，采用两级“8+9”的整体架构，异步时序逻辑控制，第一级8bit量化结果与第二级9bit量化结果通过数字校正单元输出16bit量化结果.ADC主要包括CDAC、比较器、SAR逻辑电路、余差放大器、异步时钟产生电路、失配校准控制逻辑电路等模块.采用带有预放大级的增益增强型套筒式共源共栅结构的余差放大器实现32倍的级间增益，在控制功耗的同时提高余差放大器的速度.为降低失调和噪声，第一级比较器采用带有两级预放大器的全差分比较器结构.利用LSB平均抗噪声方法提高系统对第二级比较器噪声的容限，从而简化第二级比较器的结构，使用带有一级预放大器的全差分比较器结构，降低功耗.此外，在第二级使用基于DLL的反馈环路实现比较器时钟的自调节，缓解DAC建立时间设计的复杂性，提高异步时序的鲁棒性.余差放大器在第一级转换后的空闲时间对余差放大，第二级在余差放大器的采样时间转换.

1.1CDAC设计

本文采用基于共模电平的开关切换方案，如图2所示.在采样阶段，电容阵列正负端上极板连接共模电平VCM，电容阵列正端（P端）下极板连接差分输入信号V