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第五章 流水线微控制器 (MCU)及其设计 据上看附加了很多的逻辑电路，对速度的提高并不明显。但是考虑16位的加法器， 使用超前进位的方法 ((5个4位超前加法器单元，两级超前进位)，门延迟从串行 加法器的34级门延迟减少到 10级门延迟，将加法器的速度提高了3个数量级。 再考虑64位的加法器，使用超前进位的方法 (21个4位超前进位加法器单元，三 级超前进位)，门延迟从串行加法器的130级门延迟减少到 14级门延迟，将加法 器的速度提高了8个数量级之多。通过以上的计算，超前进位加法器的门延迟为: 4L+2级门延迟，其中L是电路中超前进位的级数。 与简单的串行加法器相比，超前进位加法器需要较多的逻辑电路来产生进位 位。它的延迟时间的数量级为log,n。当n较大时，速度的改进是很明显的。然而， 超前进位加法器的进位产生电路不规则的并且需要更多的逻辑电路来实现。在设 计中把两种设计思想结合起来，在时间 (延迟)和空间 (所需逻辑电路)之间做 一个折衷，把所有的位按4位分组，组问串联，组内采用超前进位方法。 5.4 控制单元设计 控制单元需要产生在数据通道中所需要的所有控制信号，控制单元主要由指 令译码单元及 PC和相关判断逻辑组成，以下部分分析控制单元的组成电路的设 计。 5.4.1指令译码器电路 分析指令系统可以得出以下的结论: 几乎所有的指令 (除程序控制指令和少量特殊控制指令)都需要ALU的操作 结果。常数操作指令与字节操作指令都基于ALU操作。只是源操作数不同，译码 逻辑差别不大。位操作指令可认为是字节操作面指令的变形，位操组指令的源操 作数需要经过处理。程序控制指令的操作结果与程序计数器PC直接相关。绝大部 分指令是ALU操作相关指令，其执行过程为取数、ALU操作、结果回写。指令译 码器单元可用组合逻辑电路来实现。 指令译码器在实现上通常有两种方式:随机逻辑译码和结构化译码[n1随机 逻辑译码即连线译码，是根据控制的要求，直接用组合逻辑来实现.这种方式具 有较快的速度，面积最小，对当前指令集专门优化。但是设计时间较长，易发生 错误，针对固定指令不易修改。结构化译码电路是使用微码ROM或PLA的方式， 将微码固化在硬件中。这种方法的电路结构规则，有利于ASIC版图的优化，译码 逻辑由微码实现，修改相对容易，改变指令集可能只需修改微码ROM的填充值。 但是这种方法的运算速度较慢，而且微码ROM通常要占据很大的芯片面积。对于 8位RISC微控制器的设计研究 RISC芯片，因指令规则、且又不多，所以采用硬连线的译码方式;而CISC系统 因指令复杂，又不规则，一般采用微码方式译码。 本论文设计的微控制器基于RISC结构，指令结构简单，只有33条指令，指 令格式很少，指令字长统一。这一切决定了译码单元采用硬连线设计。 指令寄存器锁入指令后，译码器开始工作，对指令进行译码，通过指令译码 将33条指令简化成9种ALU运算操作类型 (加、减、与、或、异或、取反、左 移、右移和高低字节交换。)。译码器给出各模块的操作控制信号，包括ALU的运 算控制信号和源操数寻址方式、RAM的读写控制、总线控制器的选择信号、专用 寄存器的数据更新控制、PC的寻址等。同时，在实现上用Verilog硬件描述语言描 述，经过Synpil勿综合实现，仍然具有易于修改的优点。具体在译码逻辑实现时， 考虑到Verilog综合即便于修改，使用。asex语句描述. 5.4.2 PC和STACK电路 为了保证程序能够连续地执行下去，CPU必须具有某些手段来确定下一条指 令的地址。而程序计数器 (PC)正是起到这种作用，所以通常又称为指令计数器。 在程序开始执行前，必须将它的起始地址，即程序的第一条指令所在的内存单元 地址送入 PC，这时，PC的内容就是要从内存提取的一条指令的地址。当指令执 行时，CPU将自动修改PC的内容1161，其内容总是保持将要提取的下一条指令的 地址。由于指令通常是顺序执行的，所以修改的过程通常只是简单的PC加1, 但是，正如第四章4小结介绍的当遇到调用指令(CALL)、转移指令(GOTO), 返回指令(RETLW),MOVWFF2”指令(把W寄存器的内容置入PC)和A“DDWF F2”指令 (把PC值加1后再和W寄存器的值相加，结果写入PC)，将会改变PC 的值即程序的执行顺序，为此PC的取值单元