基于DDRSDRAM控制器时序分析的模型.pdfVIP

第31 卷 第17 期 计 算 机 工 程 2005 年9 月 Vol.31 17 Computer Engineering September 2005 工程应用技术与实现 文章编号 1000 3428(2005)17 0182 03 文献标识码 A 中图分类号 TP332 基于DDR SDRAM控制器时序分析的模型 程晓东 郑为民 唐志敏 中国科学院计算技术研究所 北京 100080 摘 要 定义了时钟单位阶跃信号C(n) 提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法 通过对所设计的DDR SDRAM 控制器的读写时序的分析 建立了控制器主要信号的时序表达式 并利用所建立的时钟逻辑方程对DDR 控制器的读过程进行了简单的分 析 这种方法可以应用到内存系统的带宽和延时估计方面 比较直观 关键词 时钟逻辑方程 DDR SDRAM 控制器 时序模型 Timing Logical Expression Based on DDR SDRAM Controller Signals CHENG Xiaodong, ZHENG Weimim, TANG Zhimin Institute of Computing Technology, CAS, Beijing 100080 Abstract The paper defines the clock unit stepping function and proposes a kind of timing logical expression for DDR SDRAM controller signals, establishing the timing sequential expression of the major signals through the analysis of the burst read/write operation of the DDR SDRAM controller. And its also gives an example of application using this kind of timing expression. This method can be used to estimate the static timing delay value and bandwidth of the main memory channel. Key words Clock logical expression DDR SDRAM controller Timing model 降低内存访问延迟 提高访问带宽 是内存系统研究的 模块在控制器开始正常工作之前 利用地址线向存储体发送 永恒主题 特别适应处理器的性能每年以超过 60% 的速度增 配置信息 tCAS 延迟 Burst 方式时数据块的相邻的位置是 长 而内存的带宽每年只增长 6%~7% 内存系统的性能成 顺序还是交叉间隔 Burst 的长度 控制信号模块根据控制状 了整个系统的瓶颈 例如 处理器的一次Cache 访问的Miss , 态机来改变存储体的控制信号 RAS CAS WE 产生不同的 需要到内存读取数据 从访存命令及地址的给出到数据的读 状态组合 控制存储体完成包括读写在内的各种操作 地址 回一般需要十几个周期(外频) 处理器 Stall 的时