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白皮书：Virtex-6 与 Spartan-6 FPGA 系列 WP370 (v1.0) 2010 5 3 , 年 月 日 采用智能时钟门控技术 降低动态开关功耗 作者：Frederic Rivoallon 赛灵思推出业界首款 自动化精细粒度时钟门控解决方 案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设 计方案的动态功耗降低高达 30%。 赛灵思智能时钟门控优化可 自动应用于整个设计，既 无需在设计流程中添加更多新的工具或步骤，又不会 改变现有逻辑或时钟，从而避免设计修改。此外，在 大多数情况下，该解决方案都能保留时序结果。 © Copyright 2010 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. PCI, PCI Express, PCIe, and PCI-X are trademarks of PCI-SIG. All other trademarks are the property of their respective owners. WP370 (v1.0), 2010 5 3 /cn 1 年 月 日 智能时钟门控技术概览 智能时钟门控技术概览 时钟门控是一种广为人知的功耗优化方法，常用于 ASIC 和 FPGA 设计，可减少不必 要的开关操作。该方法通常需要设计人员在 RTL 代码中添加少量逻辑来禁用或取消选 择没必要保持使能的顺序组件—例如寄存器。尽管通过该方法降低动态功耗的效果明 显，但设计人员在手动进行优化时往往面临巨大挑战：  若要真正减少设计中不必要的活动，只有对设计本身有着深入的了解，而且通常需 要对 RTL 进行大量修改。  目前大多数 ASIC 和 FPGA 设计都整合了最新的、传统的以及第三方 IP 电路设计， 但是通常只有最新的设计方案才应用时钟门控优化。设计人员几乎从不对传统的和 第三方 IP 设计进行时钟门控优化。他们通常对传统 RTL 代码的设计和操作缺乏足 够深入的了解，而且手动开发有效的时钟门控优化功能非常耗时。  应用时钟门控优化通常需要在设计流程中添加更多新的工具和步骤，这就会产生 一系列复杂的新时钟，而这些时钟需要复杂的时序分析 (ASIC 优化通常就是这种情 况)。除非功率效率增益是设计成功的充分必要条件，否则时钟门控优化所带来的 复杂性和花费的时间只会让其不可行，而且会增加风险。