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WISHBONE片上总线符号模型检测.pdf
计 算机研究与发展 DOI：10．7544／issnlO00—1239．2014
JournalofComputerResearchandDevelopment 51(12)：2759—2771。2014
WISHBONE片上总线符号模型检测
逢 涛 段振华
(西安 电子科技大学计算理论与技术研究所 西安 710071)
(t
— pang@126．corn)
SymbolicM odelCheckingofW ISHBONE on—ChipBus
PangTaoandDuanZhenhua
(InstituteofComputingTheoryandTechnology，XidianUniversity．Xi’口 710071)
Abstract W ith theadventandpopularityofmulti—corearchitecture，on—chipbus(OCB)isgradually
becomingthe bottleneck ofthe functionality and performance ofthe system on chip (SoC)
．
Consequently，theformalverificationofOCB turnstobeasignificantaspectofSoC design
． Asakey
formalverification technique，modelchecking performsan exhaustiveprocedure to automatically
examinebehaviorsofSoC anddetermineifthespecificationsaresatisfiedbyit．Nevertheless，model
checking suffersfrom state space explosion problem while the expressive power ofthe existing
specificationlanguagessuch ascomputation tree logic (CTL)and lineartemporallogic (LTL) is
limited．Thispaperpresentsapropositionalprojectiontemporallogic(PPTL)basedsymbolicmodel
checkingapproachforW ISHBONEon-chipbus．W iththisapproach，theW ISHBONE busdesignedin
Veriloghardwaredescriptionlanguage(HDI)istransformedtosystem modeldescribedinSM V input
languageofNuSM V modelchecker，whilethedesiredpropertyisexpressedinaPPTL formula．Then
whetherthesystem modelsatisfiesthepropertyornotcanbedeterminedwith PLSMC。aPPTL
symbolicmodelcheckingtoolproposedinourpreviouswork．Theexperimentresultsshow thatthis
approachcan beappliedtotheverificationofqualitativeproperties，aswellasquantitativeproperties
suchasiterationandtimedurationforW ISHBONE on—chipbus．
Keywords temporallogic；symb
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