lecture02 SynchronousDesign.ppt

SOC设计方法 西北工业大学 软件与微电子学院 张盛兵 安建峰 Lecture2 ：Principle of Synchronous Design ASIC设计流程 基本电路设计模型 建立时间和保持时间 时钟树 亚稳态 静态时序分析 复位信号处理 数字系统层次模型 EDA工具的发展 版图编辑 自动布局布线 逻辑综合 RTL综合 行为综合 1 ASIC设计流程 传统的ASIC开发模式，通常叫做瀑布模式。 项目开发是从一个阶段到另一个阶段按步骤推进的，后一个阶段完成后，不会再返到前一个阶段去。 设计项目通常是由一个团队移交到下一个团队，团队之间没有交流。 系统功能分析 进行系统功能分析的目的是在进行系统设计之前明确系统的需求，也就是确定系统所要完成的功能、系统的输入输出、以及这些输入输出之间的关系等，并且要确定系统的时序要求。 系统功能分析的另外一个目的，就是系统的模块划分。在系统分析时，应根据功能的耦合程度，将系统划分为不同的功能模块，每一个功能都映射到一个模块，同时还需要确定模块之间的相互关系，这是模块化设计的基本要求。 体系结构设计 体系结构设计又是整个系统设计阶段最重要的工作，它的首要任务就是数据通路和控制通路的设计。在数字系统的设计中，系统的控制是建立在数据通路的基础之上的，不同的数据通路对应了不同的控制通路。数据通路的设计包括被处理数据的类型分析、处理单元的划分、以及处理单元之间的关联程度等。控制通路是数据通路上数据传输的控制单元，用于协调数据处理单元之间的关系，控制通路的设计主要包括数据的调度、数据的处理算法和正确的时序安排等。 数据通路和控制通路的设计并不是截然分开的，有时在确定好数据通路后，由于时序或数据的调度等问题，而不得不重新修改数据通路。所以数据通路与控制通路的设计往往要经过许多次反复才能达到最优的效果 系统描述 所谓系统描述也就是使用HDL语言对系统进行编码。在进行大型软件的开发时，编码相对于前面所进行的系统划分工作相比就显得不是那么重要，但在使用硬件描述语言进行数字电路描述时，情况则完全不同，因为语言的描述直接决定着电路的性能，不好的编码将无法反映所确定的体系结构，可能导致前面所做的工作完全浪 系统功能仿真 系统的功能仿真（Functional Simulation）是用来验证设计者所编写的HDL代码是否完成了预定的功能。几乎所有的高层设计软件都支持语言级的系统仿真，这样在系统综合前就可以通过系统功能仿真来验证所设计系统的功能正确与否。 在语言级系统仿真时，要求设计者使用HDL语言所提供的丰富的仿真语句来编写系统的测试基准程序（Testbench）。测试基准程序在高层次设计中占有非常重要的地位，不仅在系统功能仿真时被用来作为功能验证的基准，而且在门级仿真与后时序仿真都要以此为基准。 综合优化阶段 综合器对系统的综合优化主要分为两步：第一步是将硬件描述语言翻译成门电路，第二步是对产生的电路进行优化。主要工作是在第二步进行的，判断一个综合器性能的标准也是基于这一方面的。 系统优化的目的就是花费最小的硬件资源满足最大的时序要求，所以系统优化就是在系统的速度（Speed）和面积（Area）之间找到一个最佳方案（Trade-off）。系统优化的关键在于系统约束条件（Constraints）的设定，施加到系统的约束条件将使综合器对系统的优化按照设计者所期望的目标进行。 系统实现 如果系统综合优化的结果满足设计者的要求，就可以进行系统实现的工作。在一般的ASIC设计中，设计者应该将综合后电路的网表（Netlist）文件和设计的时序要求，交给IC生产厂家进行下一步的工作。这是国内一般的做法，专业的微电子公司将会参与更多的后面的layout的工作。 2 基本电路设计模型 RTL模型 所有组成电路的单元不管其功能如何，都被简化为两种类型的单元：时序单元和非时序单元。 一般常见的各种触发器和锁存器都是时序单元；而各种门单元、选择器等不含时钟端的则是非时序单元。 RTL模型中，信号总是由一个输入端点或一个时序单元的输出点出发，经过由非时序单元构成的组合逻辑部分完成特定的逻辑运算，最后到达某个输出端点或某个时序单元的输入端。其中时序单元在电路中划分出一段段边界，而在其间的则是各种各样的组合逻辑。 RTL模型 时序路径 在RTL模型中，最基本的电路结构就是时序路径（Timing Path）。 综合工具和时序分析工具都基于电路的时序路径进行分析和优化。 当信号由一个起点经过一系列逻辑变化到达一个终点时就构成了一个时序路径。 任何一条时序路径的起点是电路的输入端或寄存器的时钟端；而终点是电路的输出端或寄存器的数据输入端。 数据将在路径中的组合电路中传输，然后在下一个时钟沿处被路径的终点接收。 时序路径 时序路径 组合逻辑也可能包