65纳米工艺下逻辑综合阶段的低功耗策略.pdf.pdfVIP

65纳米工艺下 逻辑综合阶段的低功耗策略 刘剑婷，林平分 (北京工业大学，北京市嵌入式系统重点实验室，北京 l00124) 摘要：纳米工艺下ASIC芯片的功耗问题将成为未来设计的瓶颈。本文以sD卡Flash控制芯片为例，研 究65纳米工艺下逻辑综合阶段降低功耗的手段及措施，分析这些手段对功耗的影响，最终确定最佳低 功耗策略，并经流片验证该低功耗策略有效。 关键词：65纳米；低功耗设计；逻辑综合；DC Low powermethodologyon logicsynthesislevelin65nm process LIUJian-ting，LINPing—fen (BeijingEmbeddedSystemKeyLab，BeijingUniversityofTechnology，Beijing100124，China) Abstract： ItshowsthatpowerconsumptionofASICchipsisbecomingthebottleneckoffuturedesigninDSM．This papertakingacaseofFlashcontrollerchip， researchthelowpowermethodoloyg onlogicsynthesislevelbasedon SMICCMOSLogic0．065um processtechnology，analysisthecontributionsofthesemethodstopowerdecreasing，and finallyworkoutthebestlowpowermethodoloyg．Thevalidityofthismethodologyisprovedbythetapeoutresult． Keyword：65nm；LowPowerDesing ；Logicsynthesis；DC 1 引言 用。然而随着集成电路工艺的飞速发展，晶体管特征 尺寸的不断缩小，CMOS集成电路的功耗分布发生 随着晶体管特征尺寸的不断缩小 ，低功耗设计 了极大的变化，静态功耗所 占芯片整体功耗的比例 已经成为当前深亚微米 Ic设计的主流。集成电路的 越来越大，达到并已经超过了50％I1I。本文以SD卡 Flash控制芯片为例，研究 65nm工艺下逻辑综合阶 功耗一般分为动态功耗和静态功耗两部分。在 180nm及 以上工艺的CMOS芯片中，动态功耗约 占 段降低功耗的手段及措施，分析这些手段对功耗的 整个芯片功耗的70％～90％，在芯片功耗中起决定作 影响，最终提出最佳的低功耗策略。 http：／／www．cicmag．com ， ， 、 = (cV (2-4) 2 低功耗设计方法及分析 短路功耗是当CMOS电路在状态翻转时，PMOS 晶体管与NMOS晶体管瞬问同时导通，在电源与地 低功耗设计就是在芯片设计的各个阶段采取一 之间形成短路电流，进而产生短路功耗 (5【】)。 系列手段降低影响功耗的参数，进而达到降低功耗 的目的。本文以SD卡Flash控制芯片为例，仅从逻 2．1静态功耗分析及优化 辑综合阶段分析研究低功耗设计的方案与手段。下