ch_锁存器和触发器-lvaq.pptVIP

5.1 双稳态存储单元电路 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、置0功能的，上升沿（正边沿）触发的D触发器。 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 5.3.2 维持阻塞型D触发器 5.3.2 维持阻塞型D触发器 1. 电路结构与工作原理 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 （1）CP = 0时： 0 1 1 D D G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R Q 4 D G 6 Q Q 2、工作原理 D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D 4 （2）当CP 由0 到1发生跳变时： 0 1 D D G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R G Q 4 D G 6 Q Q 1 0 0 D D 4 （2）当CP 由0 到1发生跳变时： 1 0 D D G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R G Q 4 D G 6 Q Q 0 1 1 D D 在CP脉冲的上升沿，触法器按此时的D信号刷新 （3）当CP =1时： 结论：触发器的状态只在CP上升沿的瞬间发生变化 D信号不影响 、 的状态，Q的状态不变 G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R G Q 4 D G Q Q 若1 0 1 置1维持线 置0 阻塞线 1 1 0 若0 置1阻塞、置0维持线 维持阻塞触发器 2. 典型集成电路-----74LS74 第五章 锁存器和触发器 主讲：吕安强 5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能 概 述 数字电路中存在另一种逻辑电路－时序逻辑电路，它在任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的自身状态有关，也就是说电路中存在记忆单元。 锁存器和触发器具有记忆性，是构成时序逻辑电路的基本逻辑单元 。 5.1.1 双稳态的概念 1、用小球的位置表示两种稳态（0，1）和一种介稳态（峰顶）。 2、每次要改变小球的状态时，所施加的冲击力必须足够大。 5.1.2 双稳态存储单元电路 Q端的状态定义为电路输出状态。 电路有两个互补的输出端。 1. 电路结构： 交叉耦合连接方式（反馈线） 该电路是如何实现双稳态存储的呢？ 2、数字逻辑分析 ——电路具有记忆1位二进制数据的功能。 （1） Q = 1 （2） Q = 0 1 0 0 1 0 1 1 0 该电路，没有输入。电路接通电源后可能有两种状态： 电路有2个稳态“0”和“1” 3. 模拟特性分析 ? I1 = ?O2 ? O1 = ? I2 两个非门的传输特性 电路在任一稳定状态下时，即使出现较大的干扰信号也不会改变电路的状态，而在介稳态时只要出现较小的干扰信号就会过度到某一稳态。 5.2.1 SR 锁存器 5.2 锁存器 1. 基本SR锁存器 逻辑符号： 复位端 置位端 锁存器 状 态 （1）工作原理 R=0、S=0时， 状态保持不变 0 0 若开始时 Q = 1 1 0 1 若开始时 Q = 0 0 1 0 0 0 无论开始时Q为0或1，锁存器的状态都变为1。 输入信号消失后新的状态将被记忆下来。 0 1 若开始时 Q = 1 1 0 1 若开始时Q = 0 0 1 0 0 1 0 R=0、S=1时， 置位（置1） 若开始时 Q = 0 1 0 0 1 0 1 R=1 、 S=0时， 复位（置0） 无论开始时Q为0或1，锁存器的状态都变为0。 输入信号消失后新的状态将被记忆下来。 1 0 若开始时 Q = 1 1 1 0 0 1 1 0 0 S=1 、R=1时， 状态不确定 SR锁存器正常工作时的约束条件: SR = 0 当S、R 同时回到0