第三章_VHDL基础9.22-3,4.pptVIP

* 实现时序电路的VHDL不同表达方式 【例】 ... PROCESS BEGIN wait until CLK = 1 ; --利用wait语句 Q = D ; END PROCESS; 【例】... PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; --利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ; 【例】... PROCESS (CLK，D) BEGIN IF CLK = 1 --电平触发型寄存器 THEN Q = D ; END IF; END PROCESS ; * 实现时序电路的VHDL不同表达方式 图 边沿型触发器时序波形 图 电平触发型寄存器的时序波形 * 异步时序电路设计 【例】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2:PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; QQ = Q2 ; END PROCESS ; 图 综合的电路 * 种类： 常量 (CONSTANT) 变量 (VARIABLE) 信号 (SIGNAL) ? 常量 (CONSTANT) 在数据类型定义和赋初值定义完成之后，常量在程序中保持恒定不变。 提高程序的易读性和易修改性。 常量具有可视性。定义范围：实体、结构体、程序包、进程、子程序。 ? 变量 (VARIABLE) 可赋予一系列的值，初值可有可无。 用于数据的临时局部存储。定义和使用范围：进程、子程序。 赋予变量的数值，变量立即接受。 常量和变量的赋值符号均为“:=”。 数据对象 * ? 信号(SIGNAL) 可赋予一系列的值，初值可有可无。 定义初值的符号为“:=”；赋值符号为“=”。 赋予信号的数值要到未来的某个时刻，信号才接受。可设置延时量；未设置延时量时，赋值经历δ延时。 信号具有可视性。定义范围：实体、结构体、程序包。 端口(Port)与信号 概念一致。 端口的定义：隐式的信号定义，附加数据流动方向的限制。 输出端口：可对其赋值，不可从中读取数据； 输入端口：可从中读取数据，不可对其赋值。 实体中定义的端口，在结构体中可直接作为信号使用，不需另作定义。 * 定义常数的一般表述： CONSTANT 常数名: 数据类型 := 表达式 ; 定义变量的一般表述： VARIABLE 变量名: 数据类型 := 初始值 ; 定义信号的一般表述： SIGNAL 信号名: 数据类型 := 初始值 ; CONSTANT intLength : INTEGER := 8 ; VARIABLE X_1 : INTEGER := 16 ; VARIABLE X_2 : INTEGER ; … X_2 := 4 ; X_1 := X_2 + 2; SIGNAL Sig_1: INTEGER := 2 ; SIGNAL a: INTEGER ; … Sig_1 = a ; * 示例及其语言现象详解 2选1多路选择器的VHDL描述 ENTITY mux21a IS PORT( a, b : IN BIT; s : IN