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NoC功耗与性能研究 　　摘要：在当前高性能片上网络设计中，功耗和延迟是设计所面临的核心问题之一。在此着重阐述了构成低功耗和低延迟NoC的4种结构：低摆幅的信号传输结构、可重构的NoC结构、3D的IC设计结构、基于数据压缩机制的结构。通过对其功过原理的分析，比较了4种结构的优缺点，最后对未来低功耗、低延迟的NoC发展方向做出了预测。 　　关键词：NoC； 低功耗； 低延迟； 3D 　　中图分类号：TN919?34文献标识码：A文章编号：1004?373X(2012)04?0173?04 　　 　　Power consumption and performance of network on chip 　　PENG Yong?hong1, XIN Jie2, ZHOU Xiao?wei3, SHEN Bo3, DING Yi?feng3 　　(1. Guomao Electronic Systems Co., Ltd., Suzhou，215000, China; 2. Deparment of Computer Science, Suzhou University, Suzhou 215000, China; 　　3. Suzhou Industrial District Science and Technology Development Co., Ltd., Suzhou 215000, China) 　　 　　Abstract： The power consumption and time?delay are the most important design constraints in the high?performance NOC (network on chip) design. Four structures of NOC with low power consumption and low time?delay are elaborated: low swing signal transmission structure, reconfigurable NOC structure, 3?D IC design structure and structure based on data compression mechanism. The advantages and disadvantages of the four structures are compared by the analysis of the theoretic diagram and the principle of each type of NOC. Finally, the development directions of the low power consumption and low time?delay NOC are predicted. 　　Keywords： NOC; low power consumption; low time?delay; 3D 　　 　　 　　收稿日期：2011?09?150引言 　　片上系统（System on Chip,SoC）和IP核技术的研究始于20世纪90年代初，并在随后的十几年中，得到了飞速的发展，到目前已有集成了十几亿个晶体管的单片芯片［1］，当SoC的集成度越高时，芯片上的延迟、功耗等问题也就越突出。尤其表现出了总线的可扩展性弱，平均通信率低和单一时钟的同步性差等问题。于是在1999年研究者们提出了片上网络（Network on Chip,NoC）的概念来解决上述问题［2?3］。 　　NoC可以定义为在单一芯片上实现基于网络通信的多处理器系统，其中包括计算节点和通信节点。计算节点为完成广义的计算任务，它可以是单一的IP核也可以是比较完整的SoC，而通信节点为负责计算节点之间的数据通信。片上网络是借鉴分布式计算机系统的通信方式，由分组交换技术和路由技术代替传统的总线技术完成通信。NoC的核心思想是将计算机网络技术移植到芯片设计中来，从体系的结构上解决有关SoC的问题。主要表现在NoC网络具有良好的地址空间可扩展性，同时提供良好的并行通信能力和使用全局异步局部同步机制，解决了总线结构的单一时钟同步等一系列问题［4］。 　　目前NoC相关的研究主要集中在NoC网络协议、NoC拓扑结构、低功耗和低延迟等方面。研究表明，随着集成电路技术的快速发展，目前互联线的延迟比MOS管的延迟更严重，同时随着集成度的提高［1］，也使得互联线的功耗问题成为了NoC研究的核心问题［5］之一。例如Intel生产的“万亿级芯片”，它的互联线功耗占整个芯片功耗的40%［6］，麻