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ZSPNEO与存储器接口电路设计与分析 　　摘要：本文设计了CPU（ ZSP_NEO ）和内部存储器的接口电路，这个接口电路同时提供一个接口满足DMA对内部存储器的访问，并完成模块验证。 　　 本设计中使用了两个IP：ZSP_NEO 处理器核，以及Artisan 提供的SMIC 的 0.18μm 工艺的存储器模块，分别研究了他们的相关功能和相关接口，主要包括：读写功能、读写时序、控制信号等。同时，也根据存储器的情况选择了一个合适的直接存储器存取（DMA，Direct Memory Access）的操作协议。 　　本设计中主要涉及系统级设计（ SoC ）的一些相关知识、IP的运用、Verilog代码的编写，及系统验证等。 　　 　　1、设计相关研究 　　 　　 1.1ZSP_NEO 的性能分析 　　 本节针对设计中使用的ZSP_NEO的相关性能，特别是对内部存储器读写这一块的功能进行研究和分析。 　　 ZSP_NEO是一类新型的16位处理器，它在一个内核中集成了DSP和MCU的特性。ZSP_NEO内核有7个具体的单元：数据单元（DU）、指令单元（IU）、流水线控制单元（PCU）、算术逻辑单元（ALU）、乘加单元（MAC）、旁路单元（BYP）和操作数寄存器组（ORF）。外部的DEU与内核耦合在一起提供硬件调试功能。 　　 本设计的研究工作主要集中在数据单元（DU）和指令单元（IU）与外部的数据接口部分。其中，指令单元负责取指令，数据单元执行处理器所有的读取和存储操作。指令单元和数据单元各有两个接口，一个叫做外部存储器接口，用于与外部存储器以及外部设备接口，另一个叫做内部存储器接口，用于访问内部存储器。外部接口是基于简单的请求－认可协议。 　　 　　图1 ZSP_NEO数据接口简图 　　 　　图1是ZSP_NEO与存储器系统的结构图。 　　指令空间和数据空间的内部RAM的大小范围都是4K字至64K字。 　　 表1为处理器对存储器一些典型的读写指令。 　　 　　表1 处理器对存储器的典型读写指令 　　 　　基于本设计的目的在于和内部存储器的连接，接下去在本文的研究中将只涉及内部存储器的接口信号和标准。 　　内部数据和指令接口由几个信号组成，并且由一个简单协议控制数据的传输。内部存储器接口的所有事务都花费一个周期，就是说，没有支持较慢设备的握手机制。如表2所示。 　　 　　表2 引脚与功能描述 　　 　　从以上的信号列表中可以看出一些读写特性： 　　1．所有取指令必须返回两个字。DU通过指令接口来读写指令空间，但是数据仍是由DU数据总线驱动到数据存储器中。 　　2．写指令存储器可以是单字或双字的，ZSP_NEO内核提供指令存储器控制器2个写使能信号：du_imem_ctl_wr_sp和du_imem_ctl_wr_dp。 　　3．所有针对数据存储器接口的读取指令必须返回两个字，写数据存储器可以是单字或是双字的，ZSP_NEO内核提供了2个写使能信号：du_dmem_ctl_wr_sp和du_dmem_ctl_wr_dp。 　　 　　图2 读指令存储器时序图 　　 　　图3 连续内部数据存储时序图 　　 　　图2、图3是ZSP_NEO定义的一些标准的读写时序图。 　　 　　 1.2 存储器的研究和分析 　　本节对设计中需要使用的存储器进行研究和分析。 　　在本设计中使用的是Artisan 提供的SMIC 的 0.18μm 工艺的单元库。 　　存储器模块的一些信号分配如下： 　　模块使能信号（CEN），当它为0时，存储器模块处于激活状态。然后根据读写使能信号进入读/写状态。当进入读状态，输出数据信号（Q）上反映的是地址信号（A）所指示的存储器相应位置所存储的数据。当进入写状态，输入数据信号（D）上的信号被保存进地址信号所指示的存储器相应位置。 　　输出使能信号（OEN），如果OEN=1，输出数据信号呈现高阻状态；如果OEN=0，输出数据信号显示正常输出状态。 　　 　　 　　图4 读信号时序 　　 　　如图4所示，CEN，WEN，A[j] 在第一个时钟上升沿到来之前足够长时间（tcs,tws,tas）有效，并保持足够长时间（tch,twh,tah）。这样在第一个时钟上升沿到来之后Ta时间，Q[I] 有效。在Q[I]保持有效的第二个时钟上升沿，如果CEN，WEN，A[j]再次有效，那么Q[I]会根据新的A[j]再次有效。 　　同样，如果外部数据采集模块和存储器是同步时钟的话，那么将在下一个周期的时钟上升沿采集到Q[I] 有效信号。所以，单独读一个数据这一过程至少需要两个时钟周期完成。当连续读数据时，平均读一个数据只需要一个时钟周期。