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基于FPGARTL级USB2.0协议层设计与实现 　　摘要：文中重点阐述了用VerilogHDL语言对USB2.0协议层关键模块的RTL级设计和验证工作，并在XILINX ISE软件平台上进行了FPGA综合。通过在ModelSim6.1上仿真和ISE7.1上综合，结果表明本文设计的USB协议层模块是正确的。 　　关键词：FPGA，通用串行总线，VerilogHDL，协议层，RTL 　　 　　1引言 　　 　　USB2.0通用串行总线，为个人电脑与其外围设备之间的连接提供了一种标准，其主要特征是高速、双向、同步、低成本、可动态连接,并且可以与当今乃至将来的计算机平台兼容,是对计算机体系结构的一种工业标准扩展。由于USB2.0的价格低廉、使用简单、协议灵活、接口标准化和易于端口扩展等种种优点，使得它已经成为目前最流行的外设接口标准。嵌入式系统是今后电子产品发展的趋势，带有USB接口的嵌入式系统很有发展前景。在对协议层模块进行设计和优化之后，进行嵌入式电子产品应用时只需要外接MCU等模块就可以将具有USB接口功能的嵌入式系统应用到各个场合中。 　　 　　2USB控制器组成 　　 　　USB控制器主要由两个部分组成[1]，其一为与外设的接口，另一个是内部协议层逻辑PL（Protocol Layer）。内部存储器仲裁器实现对内部DMA和外部总线对存储器访问之间的仲裁。PL则实现USB的数据I/O和控制，是控制器的核心逻辑位，是设备接口里最复杂的模块。协议层内部主要由以下4个模块组成：（1）PA（2）PD（3）PE（4）DMA和存储器接口，四个模块主要的连接关系如图1所示。 　　 　　图1 协议层内部的四个模块 　　 　　 限于篇幅，下面分别着重介绍对前三个模块的设计。 　　 　　 2.1 协议层组包模块 　　 协议层组包模块[2]的功能主要是根据协议引擎模块发过来的控制信号，把从缓冲区中读取的原始数据加上PID和CRC校验码。发出的数据是一个完整的包发送到缓冲区，最后由收发器进行并串转换，通过电缆传输出去。由于USB设备不会主动发出传输请求，所以PA只组装握手包和数据包。PA组包模块的状态转移图如图2所示。 　　 　　图2 PA模块的状态转移图 　　 　　 组包模块在没有数据发送的情况下处于闲置状态，当协议引擎模块发出传送请求时，首先判断请求的类型，状态由空闲转入握手包发送状态或数据包发送状态。如果发送握手包，则给出相应的使能信号给收发器，让收发器在等待一个周期后对输出数据进行采样，在这个周期内要准备好PID值和它的反码校验位，如果收发器己经准备好数据的采样则转入TOKEN状态，收发器开始采样PA的输出数据。不同的标志信号，组包的格式不同，组包模块可以完成同步序列开始SOP包,令牌包、数据包、握手包、特殊包和EOP包结束的组装，根据不同令牌包的发送要求，进行相应的组包。NAK、STALL、NYET、ERR等握手包由设备端发送给主机，主机端组包发送SETUP、IN、OUT、SOF、DATA、ACK、PING和SPLIT等包。组包模块的数据通道选择部分代码如下： 　　always @（send_token or send_token_r or token_pid or tx_data_data） 　　 if（send_token | send_token_r） tx_data_d = token_pid;//发送token PID 　　 else tx_data_d = tx_data_data; 　　always @（dsel or tx_data_st or tx_spec_data） 　　 if（dsel） tx_data_data = tx_spec_data; //dsel＝1时发送非数据字段包括PID和CRC 　　 else tx_data_data = tx_data_st; //dsel＝0时发送数据字段 　　always @（crc_sel1 or crc_sel2 or data_pid or crc16_rev） 　　 if（!crc_sel1 !crc_sel2） tx_spec_data = data_pid;//PID 　　 else //16位CRC字段分两次传输 　　 if（crc_sel1） tx_spec_data = crc16_rev[15:8];//CRC 1传输CRC字段的高8位 　　 else tx_spec_data = crc16_rev[7:0]; //CRC 2传输CRC字段低8位 　　assign tx_data = tx_data_d; 　　 　　 2.2 协议层拆包模块 　　PD拆包模块[3]主要是用来分析